JPH0681528B2 - 電流切換制御回路 - Google Patents
電流切換制御回路Info
- Publication number
- JPH0681528B2 JPH0681528B2 JP59093181A JP9318184A JPH0681528B2 JP H0681528 B2 JPH0681528 B2 JP H0681528B2 JP 59093181 A JP59093181 A JP 59093181A JP 9318184 A JP9318184 A JP 9318184A JP H0681528 B2 JPH0681528 B2 JP H0681528B2
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- JP
- Japan
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- transistor
- current
- transistors
- circuit
- control circuit
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/38—Means for preventing simultaneous conduction of switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/06—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current
- H02P7/18—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power
- H02P7/24—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices
- H02P7/28—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices
- H02P7/285—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices controlling armature supply only
- H02P7/288—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices controlling armature supply only using variable impedance
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は電流切換制御回路に関し、たとえば直流モー
タの駆動回路として用いられる。
タの駆動回路として用いられる。
従来の直流モータの駆動制御回路は、第１図に示すよう
に構成され、ロジツク制御回路11の出力によつて、モー
タ12の回転停止、フオワード、リバースモードを作るこ
とができる。モータ12の両端子、Ｍ（＋）,M（−）のレ
ベル、ロジツク制御回路11の入力端子10A,10Bに与えら
れる制御信号レベル及び各モードの真理値表は、次のよ
うになる。
に構成され、ロジツク制御回路11の出力によつて、モー
タ12の回転停止、フオワード、リバースモードを作るこ
とができる。モータ12の両端子、Ｍ（＋）,M（−）のレ
ベル、ロジツク制御回路11の入力端子10A,10Bに与えら
れる制御信号レベル及び各モードの真理値表は、次のよ
うになる。
Ｈは、ハイレベル、Ｌはロウレベルを意味する。今、モ
ータ12が正転されるものとすると、トランジスタQ11が
オンし、これとカレントミラー回路を形成するトランジ
スタQ9,Q5がオンする。トランジスタQ5は、トランジス
タQ1にバイアスを与え、このトランジスタQ1をオンす
る。またトランジスタQ9は、ダーリントン接続されたト
ランジスタQ8,Q4にバイアスを与え、これらをオンす
る。これによつて、モータ12は、端子Ｍ（＋）からＭ
（−）方向へ電流が流れ正転駆動される。次に、モータ
12が逆転されるものとすると、トランジスタQ12,Q10,Q6
がオンされる。これによつて、トランジスタQ6は、トラ
ンジスタQ2にバイアスを与え、また、トランジスタQ10
はトランジスタQ7,Q3にバイアスを与えることになる。
よつてモータ12は、端子Ｍ（−）からＭ（＋）方向へ電
流が流れ逆転する。次にモータ停止時には、トランジス
タQ11,Q12共にオフされる。これによつて、トランジス
タQ1〜Q4はバイアスが与えられず、モータ12には駆動電
流は流れない。
ータ12が正転されるものとすると、トランジスタQ11が
オンし、これとカレントミラー回路を形成するトランジ
スタQ9,Q5がオンする。トランジスタQ5は、トランジス
タQ1にバイアスを与え、このトランジスタQ1をオンす
る。またトランジスタQ9は、ダーリントン接続されたト
ランジスタQ8,Q4にバイアスを与え、これらをオンす
る。これによつて、モータ12は、端子Ｍ（＋）からＭ
（−）方向へ電流が流れ正転駆動される。次に、モータ
12が逆転されるものとすると、トランジスタQ12,Q10,Q6
がオンされる。これによつて、トランジスタQ6は、トラ
ンジスタQ2にバイアスを与え、また、トランジスタQ10
はトランジスタQ7,Q3にバイアスを与えることになる。
よつてモータ12は、端子Ｍ（−）からＭ（＋）方向へ電
流が流れ逆転する。次にモータ停止時には、トランジス
タQ11,Q12共にオフされる。これによつて、トランジス
タQ1〜Q4はバイアスが与えられず、モータ12には駆動電
流は流れない。
上記の回路において、抵抗R1〜R6は、リーク電流による
誤動作の防止と、トランジスタのスイツチング動作のオ
フ時間（オンからオフへの移行時間）の短縮、つまり蓄
積効果を減少させるように図られている。
誤動作の防止と、トランジスタのスイツチング動作のオ
フ時間（オンからオフへの移行時間）の短縮、つまり蓄
積効果を減少させるように図られている。
ここで、モータ12の正転，反転時における端子電流IOL
を求めてみる。
を求めてみる。
但し、RL；モータの抵抗分 VCC；電源ライン13の電圧 である。この（１）（２）式の電流は、モータ12を充分
に駆動できる電流値となるように、各トランジスタQ1〜
Q4のベースには充分なベース電流が与えられる。
に駆動できる電流値となるように、各トランジスタQ1〜
Q4のベースには充分なベース電流が与えられる。
上記の回路において、モータ12の正転又は逆転状態の定
常時は、（１）（２）式で示す出力電流が流れる。しか
し、動作モードが切りかわる場合には、電流が過渡的に
切りかわる。
常時は、（１）（２）式で示す出力電流が流れる。しか
し、動作モードが切りかわる場合には、電流が過渡的に
切りかわる。
特に、トランジスタQ1又は、Q2がオンからオフに切りか
わるまでの時間、いわゆるオフ時間では、トランジスタ
Q1とQ3の経路、又はトランジスタQ2とQ4の経路に貫通電
流が流れるという問題がある。
わるまでの時間、いわゆるオフ時間では、トランジスタ
Q1とQ3の経路、又はトランジスタQ2とQ4の経路に貫通電
流が流れるという問題がある。
今、トランジスタQ2,Q3がオン、トランジスタQ1,Q4オフ
状態（逆転モード）から、トランジスタQ1,Q4がオン、
トランジスタQ2,Q3がオフ状態に切りかわるものとす
る。この過渡期間において、トランジスタQ2のオフ移行
が遅れると、トランジスタQ2,Q4間に貫通電流が流れて
しまう。この貫通電流は、（１）（２）式で示した電流
とは異なり、その経路に電流を制限する素子は何も存在
しない。従つて、貫通電流によつて、出力トランジスタ
あるいは周辺回路が破壊されてしまうことがある。
状態（逆転モード）から、トランジスタQ1,Q4がオン、
トランジスタQ2,Q3がオフ状態に切りかわるものとす
る。この過渡期間において、トランジスタQ2のオフ移行
が遅れると、トランジスタQ2,Q4間に貫通電流が流れて
しまう。この貫通電流は、（１）（２）式で示した電流
とは異なり、その経路に電流を制限する素子は何も存在
しない。従つて、貫通電流によつて、出力トランジスタ
あるいは周辺回路が破壊されてしまうことがある。
上記の貫通電流を生じるスイツチング遅れは、オン状態
からオフ状態に移行する素子で生じることが大部分であ
り、これは蓄積効果に起因している。（オフ状態からオ
ン状態に移行する、いわゆるオン時間は、直流モータを
駆動する出力トランジスタQ1〜Q4の場合大電流を必要と
するので非常に短い）。
からオフ状態に移行する素子で生じることが大部分であ
り、これは蓄積効果に起因している。（オフ状態からオ
ン状態に移行する、いわゆるオン時間は、直流モータを
駆動する出力トランジスタQ1〜Q4の場合大電流を必要と
するので非常に短い）。
さらに、上記蓄積効果は、出力トランジスタQ1,Q4を考
えると、これをバイアスしているトランジスタQ5,Q9の
動作電流により差がある。
えると、これをバイアスしているトランジスタQ5,Q9の
動作電流により差がある。
動作電流ICQ5，ICQ9は、 が得られる。ここでhFEQ1＝hFEQ4である。
よつて、トランジスタQ5に流れる電流は、トランジスタ
Q9に流れる電流のhFEQ8倍の電流が必要である。このこ
とは、トランジスタQ5はトランジスタQ9に比較して、か
なり大きい面積の形状のものを用いなければならないこ
とを意味し、蓄積効果がその分だけ影響を及ぼすことに
なる。従つて、第１図の回路において、トランジスタQ
1,Q3の経路又はトランジスタQ2,Q4の経路がオンする場
合の、スイツチング遅れは、トランジスタQ1,Q2のオフ
時間によることが多い。
Q9に流れる電流のhFEQ8倍の電流が必要である。このこ
とは、トランジスタQ5はトランジスタQ9に比較して、か
なり大きい面積の形状のものを用いなければならないこ
とを意味し、蓄積効果がその分だけ影響を及ぼすことに
なる。従つて、第１図の回路において、トランジスタQ
1,Q3の経路又はトランジスタQ2,Q4の経路がオンする場
合の、スイツチング遅れは、トランジスタQ1,Q2のオフ
時間によることが多い。
この発明は、高速制御に好適な１入力多出力カレントミ
ラー回路を有効に用い、高速動作にできるだけ支障を与
えないようにスイッチングを安全に行い貫通電流を防止
し、しかも簡単な回路を実現する電流切り換え制御回路
を提供することを目的とする。
ラー回路を有効に用い、高速動作にできるだけ支障を与
えないようにスイッチングを安全に行い貫通電流を防止
し、しかも簡単な回路を実現する電流切り換え制御回路
を提供することを目的とする。
この発明では、第２図に示すように、トランジスタQ3,Q
4のオフ時間を調整するパルス発生回路15を設けること
により、貫通電流が流れるのを防止できるようにしたも
のである。
4のオフ時間を調整するパルス発生回路15を設けること
により、貫通電流が流れるのを防止できるようにしたも
のである。
以下この発明の実施例を図面を参照して説明する。
第２図はこの発明の一実施例であり、第１図と同一部は
同じ符号を付して説明する。この発明の回路は、基本的
な動作は、第１図の回路と同じであるが、第１図の回路
と異なる点は、パルス発生回路15が設けられているとこ
ろである。このパルス発生回路15は、たとえば入力端子
10Aの信号S1を入力として、第1,第２の出力信号S2,S3を
出力し、たとえば、微分回路、波形整形回路によつて構
成されている。
同じ符号を付して説明する。この発明の回路は、基本的
な動作は、第１図の回路と同じであるが、第１図の回路
と異なる点は、パルス発生回路15が設けられているとこ
ろである。このパルス発生回路15は、たとえば入力端子
10Aの信号S1を入力として、第1,第２の出力信号S2,S3を
出力し、たとえば、微分回路、波形整形回路によつて構
成されている。
第３図は、第２図の各トランジスタの動作モードを示す
ための動作波形図である。同図（ａ）は、入力端子10A
の信号S1である。また同図（ｂ）〜（ｅ）は、トランジ
スタQ1〜Q4のたとえばコレクタ電圧を示し、ハイレベル
がオフ状態、ロウレベルがオン状態を意味する。
ための動作波形図である。同図（ａ）は、入力端子10A
の信号S1である。また同図（ｂ）〜（ｅ）は、トランジ
スタQ1〜Q4のたとえばコレクタ電圧を示し、ハイレベル
がオフ状態、ロウレベルがオン状態を意味する。
今、図示のタイミングt1は、トランジスタQ1,Q4がオン
状態からオフ状態へ、トランジスタQ2,Q3がオフ状態か
らオン状態へ制御されたときを示している。これは、ト
ランジスタQ5,Q9,Q11、トランジスタQ6,Q10,Q12がロジ
ツク制御回路11によつて制御されることによつて得られ
る。
状態からオフ状態へ、トランジスタQ2,Q3がオフ状態か
らオン状態へ制御されたときを示している。これは、ト
ランジスタQ5,Q9,Q11、トランジスタQ6,Q10,Q12がロジ
ツク制御回路11によつて制御されることによつて得られ
る。
トランジスタQ1は、タイミングt1から完全なオフ状態に
なるまでに、蓄積効果によつて期間T1を要する。この期
間T1は、第３図（ｆ）に示すように、トランジスタQ1,Q
3が同時にオンできる期間である。しかしこの発明によ
ると、パルス発生回路15から、第３図（ｇ）に示すよう
に、トランジスタQ7のベースに対して、出力信号S2が与
えられている。この出力信号S2は、トランジスタQ3が、
タイミングt1ですぐにオンするのを遅延させるパルスを
含み、これによつて、期間T1分遅延させられる。そし
て、トランジスタQ1が充分にオフ状態（タイミングt2）
となつたときに、始めてこのトランジスタQ3はオンす
る。従つて、トランジスタQ1,Q3が同時にオンして貫通
電流が流れるのを防止できる。
なるまでに、蓄積効果によつて期間T1を要する。この期
間T1は、第３図（ｆ）に示すように、トランジスタQ1,Q
3が同時にオンできる期間である。しかしこの発明によ
ると、パルス発生回路15から、第３図（ｇ）に示すよう
に、トランジスタQ7のベースに対して、出力信号S2が与
えられている。この出力信号S2は、トランジスタQ3が、
タイミングt1ですぐにオンするのを遅延させるパルスを
含み、これによつて、期間T1分遅延させられる。そし
て、トランジスタQ1が充分にオフ状態（タイミングt2）
となつたときに、始めてこのトランジスタQ3はオンす
る。従つて、トランジスタQ1,Q3が同時にオンして貫通
電流が流れるのを防止できる。
また、トランジスタQ2,Q3がオン状態，トランジスタQ1,
Q4がオフ状態のとき、これらが反転する場合も同様に、
今度はトランジスタQ4のオン移行時間が遅延される。こ
のときの動作波形は、第３図のタイミングt3〜t4に示す
ように、期間T1分だけ、つまりトランジスタQ2が充分に
オフするまで、トランジスタQ4のオン移行が信号S3によ
つて遅延される。よつて、端子Ｍ（−）側における貫通
電流も防止される。
Q4がオフ状態のとき、これらが反転する場合も同様に、
今度はトランジスタQ4のオン移行時間が遅延される。こ
のときの動作波形は、第３図のタイミングt3〜t4に示す
ように、期間T1分だけ、つまりトランジスタQ2が充分に
オフするまで、トランジスタQ4のオン移行が信号S3によ
つて遅延される。よつて、端子Ｍ（−）側における貫通
電流も防止される。
上記の説明では、直流モータの回転方向を切りかえる集
積回路として説明しているが、直流モータのみに限定さ
れるものではなく、電流方向を切換える入力回路を有し
た各種の負荷に適用できる。
積回路として説明しているが、直流モータのみに限定さ
れるものではなく、電流方向を切換える入力回路を有し
た各種の負荷に適用できる。
上記したように、この発明によれば、トランジスタQ3,Q
4がそれぞれオンからオフへ移行する際にその動作を遅
延させるパルスを与える手段を設けることにより、トラ
ンジスタQ1,Q2の蓄積効果によるオフ時間遅れを補償
し、正確な動作を得ることができる。また、貫通電流が
無いことから、周辺回路及び出力トランジスタの安全が
保償され、信頼性を得るとともに、周辺回路の設計も自
由度が拡大される。
4がそれぞれオンからオフへ移行する際にその動作を遅
延させるパルスを与える手段を設けることにより、トラ
ンジスタQ1,Q2の蓄積効果によるオフ時間遅れを補償
し、正確な動作を得ることができる。また、貫通電流が
無いことから、周辺回路及び出力トランジスタの安全が
保償され、信頼性を得るとともに、周辺回路の設計も自
由度が拡大される。
第１図は従来の直流モータ駆動制御回路を示す回路図、
第２図はこの発明の一実施例を示す回路図、第３図は第
２図の回路の動作信号波形図である。 Q1〜Q12……トランジスタ、12……モータ、15……パル
ス発生回路。
第２図はこの発明の一実施例を示す回路図、第３図は第
２図の回路の動作信号波形図である。 Q1〜Q12……トランジスタ、12……モータ、15……パル
ス発生回路。
Claims (1)
- 【請求項１】第１、第２の端子間に電流を流すことによ
り駆動される負荷と、 第１の電源端子と前記第１の端子間にコレクタエミッタ
電流路が接続された第１のトランジスタと、 前記第１の電源端子と前記第２の端子間にコレクタエミ
ッタ電流路が接続された第２のトランジスタと、 前記第１の端子と第２の電源端子間にコレクタエミッタ
電流路が接続された第３のトランジスタと、 前記第２の端子と前記第２の電源端子間にコレクタエミ
ッタ電流路が接続された第４のトランジスタと、 前記第１のトランジスタ、前記負荷、前記第４のトラン
ジスタの電流経路を形成するために、前記第１、第４の
トランジスタのベースにそれぞれ２つの出力部から制御
出力を与える１入力２出力の第１のカレントミラー回路
と、 前記第２のトランジスタ、前記負荷、前記第３のトラン
ジスタの電流経路を形成するために、前記第２、第３の
トランジスタのベースにそれぞれ２つの出力部から制御
出力を与える１入力２出力の第２のカレントミラー回路
と、 前記第１、第２のカレントミラー回路の各入力に反転関
係にある制御パルスを与え、前記負荷に流れる電流方向
を切換えるためのロジック制御回路と、 前記ロジック制御回路の動作に追従して、前記第３、第
４のトランジスタがそれぞれオンからオフに移行すると
きに遅延動作させるための制御パルスをそれぞれのトラ
ンジスタに与える手段とを具備したことを特徴とする電
流切換制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093181A JPH0681528B2 (ja) | 1984-05-10 | 1984-05-10 | 電流切換制御回路 |
| EP85105061A EP0160896B1 (en) | 1984-05-10 | 1985-04-25 | Current flow reversing circuit |
| DE8585105061T DE3575246D1 (de) | 1984-05-10 | 1985-04-25 | Stromflussumkehrschaltkreis. |
| US06/729,662 US4651269A (en) | 1984-05-10 | 1985-05-02 | Current flow reversing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093181A JPH0681528B2 (ja) | 1984-05-10 | 1984-05-10 | 電流切換制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60237871A JPS60237871A (ja) | 1985-11-26 |
| JPH0681528B2 true JPH0681528B2 (ja) | 1994-10-12 |
Family
ID=14075403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59093181A Expired - Lifetime JPH0681528B2 (ja) | 1984-05-10 | 1984-05-10 | 電流切換制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681528B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154378A (ja) * | 1982-03-09 | 1983-09-13 | Japan Servo Co Ltd | 電動機制御回路 |
| JPS6046782A (ja) * | 1983-08-25 | 1985-03-13 | Canon Inc | モ−タ制御回路 |
-
1984
- 1984-05-10 JP JP59093181A patent/JPH0681528B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60237871A (ja) | 1985-11-26 |
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