JPH0673912U - ファンクション・ジェネレータ - Google Patents

Abstract

(57)【要約】 【目的】パルス幅変更が正確かつ容易にでき、またパル
ス幅を変更したときのジッタを低減する。 【構成】ダイレクト・デジタル・シンセサイザ方式を用
いて任意の波形のアナログ信号を発生するように構成し
たファンクション・ジェネレータにおいて、前記ダイレ
クト・デジタル・シンセサイザの出力を所定のスレッシ
ョルドレベルと比較しその大小関係に応じた２値化信号
を出力するコンパレータと、このコンパレータの出力か
あるいは前記ダイレクト・デジタル・シンセサイザの出
力のいずれか一方を選択して出力するスイッチと、前記
スレッショルドレベルを発生するデジタル・アナログ変
換器と、各部に必要な制御信号を与えると共に、デジタ
ル・アナログ変換器を介して前記コンパレータにスレッ
ショルドレベルを与える機能を有する制御演算回路を備
える。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ダイレクト・デジタル・シンセサイザ（ＤＤＳ）方式により所望の 波形の信号を発生するファンクション・ジェネレータに関し、詳しくは出力パル スのパルス幅を容易に変え得るようにするため、およびジッタを低減するための 改良に関するものである。

【０００２】

【従来の技術】

従来よりＤＤＳを使用したファンクション・ジェネレータはよく知られている 。 ＤＤＳは図５に示すように、アドレスを発生する位相演算器１０、波形データ （波形の振幅値）が格納されたメモリ４、メモリより読み出したデジタル値をア ナログ変換するデジタル・アナログ変換器（以下ＤＡ変換器という）５、信号の 高周波成分を除去するためのローパスフィルタ６から構成されている。

【０００３】 位相演算器１０は加算器２とラッチ３から構成され基準クロックごとにＮずつ 累積加算された位相データ（この場合はアドレスという）を発生する。メモリ４ はそのアドレスの内容（波形データ）を出力する。 メモリ４から順次出力される振幅データはそれぞれＤＡ変換器５で基準クロッ クごとにアナログ信号に変換され、このようにして得られたアナログ信号はロー パスフィルタ６を通ることによって高周波成分が除去される。このようにして、 位相演算器に与えるデータＮに関連した周波数の信号が得られる。

【０００４】 このようなＤＤＳ方式を採用したジェネレータでは、メモリ４に格納する波形 データを変えることによって任意の波形を発生させることができる。正弦波形が 必要であればsin 波の量子化データを、三角波形を所望であれば三角波の量子化 データをメモリ４に格納しておけばよい。

【０００５】

【考案が解決しようとする課題】

このようなＤＤＳ方式を採用したファンクション・ジェネレータでパルス幅信 号を発生させるときは、所望のパルス幅の波形データをメモリ４に書き込んでお きさえすればよい。 しかしながら、パルス幅を可変とし、そのパルス幅を簡単かつ高速に変更した いという要望も強い。従来のファンクション・ジェネレータでは、メモリの内容 を書き換える方式であるため、手間がかかり、パルス幅も高速には変更できず、 そのような要望には応えられないという問題があった。

【０００６】 本考案の目的は、このような点に鑑みてなされたもので、パルス幅変更が正確 かつ容易にでき、またパルス幅を変更したときのジッタを低減し得るファンクシ ョン・ジェネレータを実現しようとするものである。

【０００７】

【課題を解決するための手段】

このような目的を達成するために本考案では、 ダイレクト・デジタル・シンセサイザ方式を用いて任意の波形のアナログ信号 を発生するように構成したファンクション・ジェネレータにおいて、 前記ダイレクト・デジタル・シンセサイザの出力を所定のスレッショルドレベ ルと比較しその大小関係に応じた２値化信号を出力するコンパレータと、 このコンパレータの出力かあるいは前記ダイレクト・デジタル・シンセサイザ の出力のいずれか一方を選択して出力するスイッチと、 前記スレッショルドレベルを発生するデジタル・アナログ変換器と、 各部に必要な制御信号を与えると共に、デジタル・アナログ変換器を介して前 記コンパレータにスレッショルドレベルを与える機能を有する制御演算回路 を備えたことを特徴とする。

【０００８】

【作用】

ＤＤＳの出力波形を所定のスレッショルドレベルと比較することによりパルス 幅信号を得る。パルス幅の変更はＤＤＳのメモリの波形を更新するのではなく、 スレッショルドレベルの変更によって行なう。 特に、ＤＤＳのメモリに直角三角形型ののこぎり波データを格納しておくこと により、パルス幅変更の際にジッタの生じないパルス幅信号を得ることができる 。

【０００９】

【実施例】

以下図面を用いて本考案を詳細に説明する。図１は本考案に係るファンクショ ン・ジェネレータの一実施例を示す要部図である。図において、図５と同等部分 には同一符号を付してある。１は位相演算器１０に与える値Ｎを出力するラッチ であり、この値は後述する制御演算回路３１より与えられる。２１はクロックジ ェネレータであり、連続的に発生する基準クロックを発生する。２２は基準クロ ックをＤＤＳ部に送る（スタートという）か、止める（ストップという）かを制 御するクロックコントローラである。２３は基準クロックをスタートさせる信号 を外部または制御演算回路３１のいずれから取り込むかを選択するスイッチ、２ ４は基準クロックをストップさせる信号として、メモリアドレス関連の信号（所 定のアドレスとなった時にアクティブとなる信号）をとるか、または制御演算回 路３１からの信号をとるかを選択するスイッチである。

【００１０】 制御演算回路３１は、各部に必要な制御信号を与えると共に、任意の波形を作 成しメモリ４に格納する機能を有す。 ２５はデジタルコンパレータであり、メモリ４に与えるアドレスとラッチ２６ の値を比較し、アドレス値がラッチの値を越えるとアクティブとなる出力信号（ 基準クロックをストップさせる信号となる）を発生する。ラッチ２６に設定する 値は制御演算回路３１より与えられる。

【００１１】 ２８はローパスフィルタ６の出力とデジタル・アナログ変換器（以下ＤＡ変換 器という）２７の出力を大小比較し、比較結果に応じた２値化信号を出力するコ ンパレータであり、ローパスフィルタ６の出力の方が大きい場合には高レベル（ ＨＩＧＨ）、逆に小さい場合は低レベル（ＬＯＷ）の信号を出力する。 なお、ＤＡ変換器２７の入力（デジタル値）は制御演算回路３１より与えられ る。 ３０は増幅器であり、スイッチ２９を介してローパスフィルタ６の出力または コンパレータ２８の出力のいずれかを適宜増幅して出力する。

【００１２】 このような構成における動作を次に説明する。クロックコントロール回路２２ によりＤＤＳ部に与える基準クロックの発生と停止が制御される。発生および停 止のための信号はスイッチ２３およびスイッチ２４を介してそれぞれクロックコ ントロール回路２２に入力される。 クロックコントロール回路２２から基準クロックが出始めると、メモリ４に格 納されていた波形データが順次読み出され、ローパスフィルタ６より当該波形の アナログ信号が出力される。このアナログ信号とＤＡ変換器２７より出力される 値（以後スレッショルドレベルという）とがコンパレータ２８で比較される。

【００１３】 装置からパルス幅信号を出力する場合はスイッチ２９がコンパレータ２８の出 力側に接続されており、コンパレータ２８の出力が増幅器３０経由で出力される 。 スイッチ２４の選択状態に応じて変わるが、制御演算回路３１からのストップ 信号か、またはデジタル・コンパレータ２５からのストップ信号がクロック・コ ントロール回路２２に入力されると、ＤＤＳへの基準クロック供給が停止するた め、波形信号出力も停止する。

【００１４】 さて、例えば、図２（ａ）に示すようにメモリ４に三角波の波形データが格納 されていた場合、スレッショルドレベルＳ_a のときは同図（ｂ）に示すようなパ ルス幅信号が増幅器３０より出力される。 ここでこのパルス幅信号のパルス幅を変えるために、制御演算回路３１よりＤ Ａ変換器２７に与えるデジタル値を変更し、図２（ａ）に示すようなスレッショ ルドレベルＳ_b に変更したとする。これによりパルス幅信号は同図（ｃ）のよう に変更される。

【００１５】 しかしながら、同図（ｂ）のパルス幅信号と同図（ｃ）のパルス幅信号とを比 較してみると、パルス幅は確かに変化し目的は達成されているが、波形の立ち上 がりのタイミングが一致していないという問題がある。このような立ち上がりの ずれは、この信号を表示器に表示した場合ジッタとして現れる。

【００１６】 本考案は特定の波形をメモリに記憶させることによってこのジッタの問題を解 決している。すなわち、図３（ａ）に示すような直角三角形型のこぎり波データ をメモリ４に記憶しておく。このような波形データによれば、スレッショルドレ ベルＳ_a とＳ_b のときのパルス幅信号の立ち上がりは、同図（ｂ），（ｃ）のよ うにまったくずれがなく、ジッタを生じないパルス幅信号を得ることができる。 またそのパルス幅切り替えもＤＡ変換器の設定値の切り替えだけですみ、パルス 幅変更をすばやく行うことができる。

【００１７】 なお、スイッチ２９をローパスフィルタ６の出力側に接続することにより、従 来のファンクション・ジェネレータと同様な波形出力、すなわちメモリ４に格納 された波形データを読み出してそのままアナログ信号として出力することができ る。 また、上記実施例ではパルス幅信号の立ち上がりのタイミングが揃うようにし てパルス幅を変える例について示したが、パルスの立ち下がりのタイミングが揃 うようにすることもできる。その場合メモリ４に格納する波形は、図４に示すよ うなのこぎり波、すなわち図３に示すのこぎり波とは逆向きののこぎり波にする 必要がある。

【００１８】

【考案の効果】

以上説明したように本考案によれば、メモリ内に格納する波形データをのこぎ り波型の波形データとし、ジッタのないパルスを容易に発生できる。 また、パルス幅変更はスレッショルドレベルを変更するだけでよく、従来装置 で行なわれていたメモリの波形データ更新などに比べて極めて高速に行なうこと ができる。

【図面の簡単な説明】

【図１】本考案に係るファンクション・ジェネレータの
一実施例を示す要部構成図である。

【図２】メモリに格納された波形と出力パルスとの関係
を説明するための波形図である。

【図３】メモリに格納された波形と出力パルスとの関係
を説明するための他の波形図である。

【図４】メモリに格納する波形の他の例を示す図であ
る。

【図５】ＤＤＳの構成を示す要部構成図である。

【符号の説明】

１，３ ラッチ ２ 加算器 ４ メモリ ５，２７ ＤＡ変換器 ６ ローパスフィルタ ２１ クロックジェネレータ ２２ クロックコントロール回路 ２３，２４，２９ スイッチ ２５ デジタルコンパレータ ２８ コンパレータ ３０ 増幅器 ３１ 制御演算回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】ダイレクト・デジタル・シンセサイザ方式
   を用いて任意の波形のアナログ信号を発生するように構
   成したファンクション・ジェネレータにおいて、 前記ダイレクト・デジタル・シンセサイザの出力を所定
   のスレッショルドレベルと比較しその大小関係に応じた
   ２値化信号を出力するコンパレータと、 このコンパレータの出力かあるいは前記ダイレクト・デ
   ジタル・シンセサイザの出力のいずれか一方を選択して
   出力するスイッチと、 前記スレッショルドレベルを発生するデジタル・アナロ
   グ変換器と、 各部に必要な制御信号を与えると共に、デジタル・アナ
   ログ変換器を介して前記コンパレータにスレッショルド
   レベルを与える機能を有する制御演算回路を備え、 出力信号として可変パルス幅信号を発生させるときは、
   予め前記ダイレクト・デジタル・シンセサイザのメモリ
   にのこぎり波状の波形データを格納すると共に、前記ス
   イッチがコンパレータの出力を選択するように設定して
   おき、パルス幅変更は前記制御演算回路よりスレッショ
   ルドレベルを適宜変えることにより行うように構成した
   ことを特徴とするファンクション・ジェネレータ。