JPH0669662A - 多層プリント配線板 - Google Patents
多層プリント配線板Info
- Publication number
- JPH0669662A JPH0669662A JP4215948A JP21594892A JPH0669662A JP H0669662 A JPH0669662 A JP H0669662A JP 4215948 A JP4215948 A JP 4215948A JP 21594892 A JP21594892 A JP 21594892A JP H0669662 A JPH0669662 A JP H0669662A
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- JP
- Japan
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- circuit
- wiring board
- mounting portion
- printed wiring
- semiconductor
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Abstract
(57)【要約】
【目的】 半導体チップと電源回路やグランド回路など
の回路との伝達距離を短くする。 【構成】 厚み方向に複数層の回路１を設け、半導体チ
ップ２を搭載するための半導体搭載部３を表面に開口さ
せて凹設して多層プリント配線板を作成する。この多層
プリント配線板において、半導体搭載部３の内壁面にメ
ッキ導体４を形成して半導体搭載部３のこの内壁面に露
出する複層の回路１を導通接続する。複層の回路１の導
通接続は半導体搭載部３に搭載された半導体チップ２に
最も近接した箇所でおこなうことができる。
の回路との伝達距離を短くする。 【構成】 厚み方向に複数層の回路１を設け、半導体チ
ップ２を搭載するための半導体搭載部３を表面に開口さ
せて凹設して多層プリント配線板を作成する。この多層
プリント配線板において、半導体搭載部３の内壁面にメ
ッキ導体４を形成して半導体搭載部３のこの内壁面に露
出する複層の回路１を導通接続する。複層の回路１の導
通接続は半導体搭載部３に搭載された半導体チップ２に
最も近接した箇所でおこなうことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の基板とし
て用いられる多層プリント配線板に関するものである。
て用いられる多層プリント配線板に関するものである。
【０００２】
【従来の技術】ＰＣ−ＱＦＰなど、多層プリント配線板
を半導体チップを搭載する基板として用いた半導体装置
が提供されている。このものは、多層プリント配線板に
半導体搭載部を一方の表面に開口させて凹設すると共に
多層プリント配線板にリードフレームのリードを接続
し、そして半導体搭載部内にＩＣチップ等の半導体チッ
プを取り付けて多層プリント配線板の表面に形成した回
路と半導体チップの電極とを金線等でワイヤーボンディ
ングし、さらに多層プリント配線板の全体を樹脂モール
ドすることによって作成されている。
を半導体チップを搭載する基板として用いた半導体装置
が提供されている。このものは、多層プリント配線板に
半導体搭載部を一方の表面に開口させて凹設すると共に
多層プリント配線板にリードフレームのリードを接続
し、そして半導体搭載部内にＩＣチップ等の半導体チッ
プを取り付けて多層プリント配線板の表面に形成した回
路と半導体チップの電極とを金線等でワイヤーボンディ
ングし、さらに多層プリント配線板の全体を樹脂モール
ドすることによって作成されている。
【０００３】この多層プリント配線板は厚み方向に複数
層の回路を設けて形成されるが、各層の回路は多層プリ
ント配線板にスルーホールを設けて導通接続がなされて
いる。
層の回路を設けて形成されるが、各層の回路は多層プリ
ント配線板にスルーホールを設けて導通接続がなされて
いる。
【０００４】
【発明が解決しようとする課題】上記のように形成され
る半導体装置にあって、半導体チップの高速化によって
半導体装置にも高度の電気特性が要求され、これに伴っ
て半導体チップから多層プリント配線板に設けられた電
源回路やグランド回路などへの伝達距離をできるだけ小
さくしたいという要望がある。しかし各層の回路は上記
のように多層プリント配線板にスルーホールを設けて導
通接続されており、スルーホールの形成箇所は半導体搭
載部から所定の距離離れて設けられるために、スルーホ
ールを介して半導体チップと電源回路やグランド回路な
どの回路を接続すると、半導体チップからの伝達距離が
長くなり、半導体チップの高速化に対応することができ
ないという問題があった。
る半導体装置にあって、半導体チップの高速化によって
半導体装置にも高度の電気特性が要求され、これに伴っ
て半導体チップから多層プリント配線板に設けられた電
源回路やグランド回路などへの伝達距離をできるだけ小
さくしたいという要望がある。しかし各層の回路は上記
のように多層プリント配線板にスルーホールを設けて導
通接続されており、スルーホールの形成箇所は半導体搭
載部から所定の距離離れて設けられるために、スルーホ
ールを介して半導体チップと電源回路やグランド回路な
どの回路を接続すると、半導体チップからの伝達距離が
長くなり、半導体チップの高速化に対応することができ
ないという問題があった。
【０００５】本発明は上記の点に鑑みてなされたもので
あり、半導体チップと電源回路やグランド回路などの回
路との伝達距離を短くすることができる多層プリント配
線板を提供することを目的とするものである。
あり、半導体チップと電源回路やグランド回路などの回
路との伝達距離を短くすることができる多層プリント配
線板を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】本発明に係る多層プリン
ト配線板は、厚み方向に複数層の回路１を設け、半導体
チップ２を搭載するための半導体搭載部３を表面に開口
させて凹設した多層プリント配線板において、半導体搭
載部３の内壁面にメッキ導体４を形成して半導体搭載部
３のこの内壁面に露出する複層の回路１を導通接続して
成ることを特徴とするものである。
ト配線板は、厚み方向に複数層の回路１を設け、半導体
チップ２を搭載するための半導体搭載部３を表面に開口
させて凹設した多層プリント配線板において、半導体搭
載部３の内壁面にメッキ導体４を形成して半導体搭載部
３のこの内壁面に露出する複層の回路１を導通接続して
成ることを特徴とするものである。
【０００７】
【作用】半導体搭載部３の内壁面にメッキ導体４を形成
して半導体搭載部３のこの内壁面に露出する複層の回路
１を導通接続するようにしているために、複層の回路１
の導通接続は半導体搭載部３に搭載された半導体チップ
２に最も近接した箇所でおこなうことができる。
して半導体搭載部３のこの内壁面に露出する複層の回路
１を導通接続するようにしているために、複層の回路１
の導通接続は半導体搭載部３に搭載された半導体チップ
２に最も近接した箇所でおこなうことができる。
【０００８】
【実施例】以下本発明を実施例によって詳述する。図１
は本発明の一実施例を示すものである。多層プリント配
線板Ａは、ガラス布基材エポキシ樹脂積層板等の樹脂積
層板を絶縁基体として厚み方向に複数の層で回路１を設
けることによって形成されるものであり、多層プリント
配線板Ａの中央部には半導体搭載部３が表面に開口させ
て凹設してある。そしてこの半導体搭載部３の内壁面に
は縦方向（深さ方向）のメッキ導体４が図１（ａ）のよ
うに部分的に複数本形成してあり、プリント配線板Ａに
設けた複数層の回路１のうち半導体搭載部３の内壁面に
露出する回路１がこのメッキ導体４によって導通接続し
てある。図１の実施例では図１（ｂ）に示すように回路
１のうち表面に形成された回路１ａの一部のインナーリ
ード８と電源回路やあるいはグランド回路として形成さ
れる内層の回路１ｂとをメッキ導体４によって導通接続
するようにしてある。
は本発明の一実施例を示すものである。多層プリント配
線板Ａは、ガラス布基材エポキシ樹脂積層板等の樹脂積
層板を絶縁基体として厚み方向に複数の層で回路１を設
けることによって形成されるものであり、多層プリント
配線板Ａの中央部には半導体搭載部３が表面に開口させ
て凹設してある。そしてこの半導体搭載部３の内壁面に
は縦方向（深さ方向）のメッキ導体４が図１（ａ）のよ
うに部分的に複数本形成してあり、プリント配線板Ａに
設けた複数層の回路１のうち半導体搭載部３の内壁面に
露出する回路１がこのメッキ導体４によって導通接続し
てある。図１の実施例では図１（ｂ）に示すように回路
１のうち表面に形成された回路１ａの一部のインナーリ
ード８と電源回路やあるいはグランド回路として形成さ
れる内層の回路１ｂとをメッキ導体４によって導通接続
するようにしてある。
【０００９】そしてこの多層プリント配線板Ａの半導体
搭載部３内にＩＣチップ等の半導体チップ２を接着し、
半導体搭載部３の周囲を囲むように放射状に多層プリン
ト配線板Ａの表面に形成される回路１ａのインナーリー
ド８と半導体チップ２の電極との間に金線等でワイヤー
ボンディングすることによって、半導体チップ２を多層
プリント配線板Ａに搭載することができるものである。
このように半導体チップ２を半導体搭載部３に搭載する
にあたって、半導体チップ２は回路１ａのインナーリー
ド８からメッキ導体４を介して電源回路やあるいはグラ
ンド回路として形成される内層の回路１ｂに接続される
ものであり、回路１ａ，１ｂの導通接続は半導体搭載部
３の内壁面という半導体チップ２に最も近接した箇所に
設けられたメッキ導体４でおこなうことができるため
に、半導体チップ２と電源回路やあるいはグランド回路
として形成される回路１ｂとの間の伝達距離を短くする
ことができるものである。
搭載部３内にＩＣチップ等の半導体チップ２を接着し、
半導体搭載部３の周囲を囲むように放射状に多層プリン
ト配線板Ａの表面に形成される回路１ａのインナーリー
ド８と半導体チップ２の電極との間に金線等でワイヤー
ボンディングすることによって、半導体チップ２を多層
プリント配線板Ａに搭載することができるものである。
このように半導体チップ２を半導体搭載部３に搭載する
にあたって、半導体チップ２は回路１ａのインナーリー
ド８からメッキ導体４を介して電源回路やあるいはグラ
ンド回路として形成される内層の回路１ｂに接続される
ものであり、回路１ａ，１ｂの導通接続は半導体搭載部
３の内壁面という半導体チップ２に最も近接した箇所に
設けられたメッキ導体４でおこなうことができるため
に、半導体チップ２と電源回路やあるいはグランド回路
として形成される回路１ｂとの間の伝達距離を短くする
ことができるものである。
【００１０】図２は上記の図１の多層プリント配線板Ａ
の製造の一例を示すものであり、まず図２（ａ）のよう
に表裏に銅箔等を貼った回路基板１０に半導体搭載部３
の内壁を形成すべき箇所に沿って表裏に貫通するスルー
ホール１１を穿孔加工して設け（鎖線で半導体搭載部３
の内壁を形成すべき箇所を示す）、スルーホールメッキ
をおこなってスルーホール１１の内周に銅メッキ等のメ
ッキ導体４を形成する。このメッキはパネルメッキでお
こなうことができる。すなわち、まず化学銅メッキ等の
化学メッキをおこなって薄いメッキ層を形成した後に、
この薄いメッキ層に電極を接続して通電することによっ
て、薄いメッキ層の表面に電解銅メッキ等の電解メッキ
をしてメッキ厚を確保するようにしておこなうことがで
きる。次に、回路基板１０にプリント・エッチング等の
回路形成処理をおこなって回路１を形成した後に、プレ
ス加工やルーター加工等することによって図２（ａ）の
鎖線に沿って回路基板１０を切断し、回路基板１０に表
裏に開口させて半導体搭載部３を形成する。このように
スルーホール１１の中心を結ぶ鎖線に沿って回路基板１
０を切断すると、スルーホール１１の内周に設けたメッ
キ導体４は断面半円形で半導体搭載部３の内壁面に形成
されることになるものである。そしてこの回路基板１１
を、回路１を設けた他の回路基板１２の表面に図２
（ｂ）のように半導体搭載部３と合致する開口１３を設
けた絶縁層１４を介して重ねて積層することによって、
図１に示したような多層プリント配線板Ａを作成するこ
とができるものである。回路基板１１の積層は接着剤等
を用いておこなう他に、絶縁層１４をプリプレグで形成
して熱圧成形をおこなって絶縁層１４によって積層させ
るようにしてもよい。
の製造の一例を示すものであり、まず図２（ａ）のよう
に表裏に銅箔等を貼った回路基板１０に半導体搭載部３
の内壁を形成すべき箇所に沿って表裏に貫通するスルー
ホール１１を穿孔加工して設け（鎖線で半導体搭載部３
の内壁を形成すべき箇所を示す）、スルーホールメッキ
をおこなってスルーホール１１の内周に銅メッキ等のメ
ッキ導体４を形成する。このメッキはパネルメッキでお
こなうことができる。すなわち、まず化学銅メッキ等の
化学メッキをおこなって薄いメッキ層を形成した後に、
この薄いメッキ層に電極を接続して通電することによっ
て、薄いメッキ層の表面に電解銅メッキ等の電解メッキ
をしてメッキ厚を確保するようにしておこなうことがで
きる。次に、回路基板１０にプリント・エッチング等の
回路形成処理をおこなって回路１を形成した後に、プレ
ス加工やルーター加工等することによって図２（ａ）の
鎖線に沿って回路基板１０を切断し、回路基板１０に表
裏に開口させて半導体搭載部３を形成する。このように
スルーホール１１の中心を結ぶ鎖線に沿って回路基板１
０を切断すると、スルーホール１１の内周に設けたメッ
キ導体４は断面半円形で半導体搭載部３の内壁面に形成
されることになるものである。そしてこの回路基板１１
を、回路１を設けた他の回路基板１２の表面に図２
（ｂ）のように半導体搭載部３と合致する開口１３を設
けた絶縁層１４を介して重ねて積層することによって、
図１に示したような多層プリント配線板Ａを作成するこ
とができるものである。回路基板１１の積層は接着剤等
を用いておこなう他に、絶縁層１４をプリプレグで形成
して熱圧成形をおこなって絶縁層１４によって積層させ
るようにしてもよい。
【００１１】図３（ａ）（ｂ）は本発明の他の実施例を
示すものであり、この実施例では半導体搭載部３の内壁
面に横方向（半導体搭載部３の周方向）に沿ってメッキ
導体４を設けるようにしてある。このメッキ導体４で多
層プリント配線板Ａに形成された内層の回路１同士を導
通接続させることができる。図３のプリント配線板Ａは
図４に示すようにして作成することができる。まず図４
（ａ）のように銅箔等の金属箔１６を積層した回路基板
１７に半導体搭載部３と同じ大きさの開口１８を設け、
開口１８の内周にパネルメッキをおこなって図４（ｂ）
のようにメッキ導体４を形成し、さらに回路形成処理を
おこなって回路基板１７の表面や裏面に回路１を設け
る。次に、開口１８と同じ大きさの開口１３を設けた絶
縁層１４を介して一枚乃至複数枚の回路基板１７を回路
１を設けた他の回路基板１２に重ねると共にさらに開口
１８と同じ大きさの開口１９を設けると共に表面に回路
１を設けた他の回路基板２０を重ね、積層接着すること
によって、各開口１３，１８，１９が合致して形成され
る半導体搭載部３を設けると共に半導体搭載部３の内周
にメッキ導体４を設けた多層プリント配線板Ａを作成す
ることができるものである。尚、メッキ導体４の厚み
（半導体搭載部３の深さ方向の寸法）が数十μｍと薄い
場合には、銅箔等の金属箔を多層プリント配線板Ａ内に
積層して用いて金属箔の端面を半導体搭載部３の内壁面
に露出させることによってメッキ導体４を形成するよう
にしてもよい。この場合には金属箔そのものが電源回路
やあるいはグランド回路を形成する。
示すものであり、この実施例では半導体搭載部３の内壁
面に横方向（半導体搭載部３の周方向）に沿ってメッキ
導体４を設けるようにしてある。このメッキ導体４で多
層プリント配線板Ａに形成された内層の回路１同士を導
通接続させることができる。図３のプリント配線板Ａは
図４に示すようにして作成することができる。まず図４
（ａ）のように銅箔等の金属箔１６を積層した回路基板
１７に半導体搭載部３と同じ大きさの開口１８を設け、
開口１８の内周にパネルメッキをおこなって図４（ｂ）
のようにメッキ導体４を形成し、さらに回路形成処理を
おこなって回路基板１７の表面や裏面に回路１を設け
る。次に、開口１８と同じ大きさの開口１３を設けた絶
縁層１４を介して一枚乃至複数枚の回路基板１７を回路
１を設けた他の回路基板１２に重ねると共にさらに開口
１８と同じ大きさの開口１９を設けると共に表面に回路
１を設けた他の回路基板２０を重ね、積層接着すること
によって、各開口１３，１８，１９が合致して形成され
る半導体搭載部３を設けると共に半導体搭載部３の内周
にメッキ導体４を設けた多層プリント配線板Ａを作成す
ることができるものである。尚、メッキ導体４の厚み
（半導体搭載部３の深さ方向の寸法）が数十μｍと薄い
場合には、銅箔等の金属箔を多層プリント配線板Ａ内に
積層して用いて金属箔の端面を半導体搭載部３の内壁面
に露出させることによってメッキ導体４を形成するよう
にしてもよい。この場合には金属箔そのものが電源回路
やあるいはグランド回路を形成する。
【００１２】図５（ａ）（ｂ）の実施例は図１の実施例
の応用例を示すものであり、半導体搭載部３を上段と下
段の二段に形成してあり、半導体搭載部３の段面３ａに
も回路１ａのインナーリード８を設けるようにしてあ
る。また半導体搭載部３の各段の内壁面にそれぞれ縦方
向にメッキ導体４を形成して回路１ａのインナーリード
部８と内層の回路１ｂとを導通接続するようにしてあ
る。この実施例のプリント配線板Ａは、半導体搭載部３
の各段をそれぞれ別に図２（ａ）と同様にして作成し、
そしてそれぞれを図２（ｂ）と同様に積層することによ
って製造することができる。
の応用例を示すものであり、半導体搭載部３を上段と下
段の二段に形成してあり、半導体搭載部３の段面３ａに
も回路１ａのインナーリード８を設けるようにしてあ
る。また半導体搭載部３の各段の内壁面にそれぞれ縦方
向にメッキ導体４を形成して回路１ａのインナーリード
部８と内層の回路１ｂとを導通接続するようにしてあ
る。この実施例のプリント配線板Ａは、半導体搭載部３
の各段をそれぞれ別に図２（ａ）と同様にして作成し、
そしてそれぞれを図２（ｂ）と同様に積層することによ
って製造することができる。
【００１３】図６（ａ）（ｂ）の実施例は図３の実施例
の応用例を示すものであり、半導体搭載部３を上段と下
段の二段に形成すると共に、半導体搭載部３の各段の内
壁面にそれぞれ横方向にメッキ導体４を形成してある。
この実施例のプリント配線板Ａは、半導体搭載部３の各
段をそれぞれ別に図４（ａ）（ｂ）と同様にして作成
し、そしてそれぞれを図４（ｃ）と同様に積層すること
によって製造することができる。
の応用例を示すものであり、半導体搭載部３を上段と下
段の二段に形成すると共に、半導体搭載部３の各段の内
壁面にそれぞれ横方向にメッキ導体４を形成してある。
この実施例のプリント配線板Ａは、半導体搭載部３の各
段をそれぞれ別に図４（ａ）（ｂ）と同様にして作成
し、そしてそれぞれを図４（ｃ）と同様に積層すること
によって製造することができる。
【００１４】図７（ａ）（ｂ）の実施例は、図１の実施
例と図３の実施例を組み合わせた応用例を示すものであ
り、半導体搭載部３の内壁面にメッキ導体４として縦方
向のメッキ導体４ａと横方向のメッキ導体４ｂとが形成
してある。この実施例のプリント配線板Ａは、図２
（ａ）と同様にしてメッキ導体４を設けた回路基板１０
と図４（ａ）（ｂ）と同様にしてメッキ導体４を設けた
回路基板１７とを積層することによって、製造すること
ができる。
例と図３の実施例を組み合わせた応用例を示すものであ
り、半導体搭載部３の内壁面にメッキ導体４として縦方
向のメッキ導体４ａと横方向のメッキ導体４ｂとが形成
してある。この実施例のプリント配線板Ａは、図２
（ａ）と同様にしてメッキ導体４を設けた回路基板１０
と図４（ａ）（ｂ）と同様にしてメッキ導体４を設けた
回路基板１７とを積層することによって、製造すること
ができる。
【００１５】
【発明の効果】上記のように本発明は、半導体搭載部の
内壁面にメッキ導体を形成して半導体搭載部のこの内壁
面に露出する複層の回路を導通接続するようにしたの
で、複層の回路の導通接続は半導体搭載部に搭載された
半導体チップに最も近接した箇所でおこなうことができ
るものであり、半導体チップと電源回路やグランド回路
などの回路との伝達距離を短くすることが可能になるも
のである。
内壁面にメッキ導体を形成して半導体搭載部のこの内壁
面に露出する複層の回路を導通接続するようにしたの
で、複層の回路の導通接続は半導体搭載部に搭載された
半導体チップに最も近接した箇所でおこなうことができ
るものであり、半導体チップと電源回路やグランド回路
などの回路との伝達距離を短くすることが可能になるも
のである。
【図１】本発明の一実施例を示すものであり、（ａ）は
斜視図、（ｂ）は一部の拡大断面図である。
斜視図、（ｂ）は一部の拡大断面図である。
【図２】同上実施例の製造方法を示すものであり、
（ａ）は斜視図、（ｂ）は分解斜視図である。
（ａ）は斜視図、（ｂ）は分解斜視図である。
【図３】本発明の他の実施例を示すものであり、（ａ）
は斜視図、（ｂ）は一部の拡大断面図である。
は斜視図、（ｂ）は一部の拡大断面図である。
【図４】同上実施例の製造方法を示すものであり、
（ａ）及び（ｂ）は断面図、（ｃ）は分解断面図であ
る。
（ａ）及び（ｂ）は断面図、（ｃ）は分解断面図であ
る。
【図５】本発明のさらに他の実施例を示すものであり、
（ａ）は斜視図、（ｂ）は一部の拡大断面図である。
（ａ）は斜視図、（ｂ）は一部の拡大断面図である。
【図６】本発明のさらに他の実施例を示すものであり、
（ａ）は斜視図、（ｂ）は一部の拡大断面図である。
（ａ）は斜視図、（ｂ）は一部の拡大断面図である。
【図７】本発明のさらに他の実施例を示すものであり、
（ａ）は斜視図、（ｂ）は一部の拡大断面図である。
（ａ）は斜視図、（ｂ）は一部の拡大断面図である。
１ 回路 ２ 半導体チップ ３ 半導体搭載部 ４ メッキ導体
Claims (1)
- 【請求項１】 厚み方向に複数層の回路を設け、半導体
チップを搭載するための半導体搭載部を表面に開口させ
て凹設した多層プリント配線板において、半導体搭載部
の内壁面にメッキ導体を形成して半導体搭載部のこの内
壁面に露出する複層の回路を導通接続して成ることを特
徴とする多層プリント配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215948A JPH0669662A (ja) | 1992-08-13 | 1992-08-13 | 多層プリント配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215948A JPH0669662A (ja) | 1992-08-13 | 1992-08-13 | 多層プリント配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669662A true JPH0669662A (ja) | 1994-03-11 |
Family
ID=16680909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4215948A Pending JPH0669662A (ja) | 1992-08-13 | 1992-08-13 | 多層プリント配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669662A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217079A (ja) * | 2004-01-28 | 2005-08-11 | Kyocera Corp | 半導体素子収納用パッケージおよびその製造方法 |
| KR100781564B1 (ko) * | 2006-01-31 | 2007-12-03 | 삼성전자주식회사 | 회로 기판, 이의 제조 방법 및 이를 포함하는 반도체패키지 |
| WO2011058879A1 (ja) * | 2009-11-12 | 2011-05-19 | 日本電気株式会社 | 機能素子内蔵基板、機能素子内蔵基板の製造方法、及び、配線基板 |
| JP2012019102A (ja) * | 2010-07-08 | 2012-01-26 | Toshiba Corp | 信号伝送回路及び多層基板 |
-
1992
- 1992-08-13 JP JP4215948A patent/JPH0669662A/ja active Pending
Cited By (5)
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|---|---|---|---|---|
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