KR100781564B1 - 회로 기판, 이의 제조 방법 및 이를 포함하는 반도체패키지 - Google Patents

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KR100781564B1
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Abstract

우수한 파워, 접지 및/또는 신호 전송 특성을 갖는 도전 패턴이 형성된 회로 기판은, 적어도 하나의 슬롯이 형성된 절연 플레이트, 절연 플레이트에 형성된 도전 패턴 및 슬롯의 내측면에 형성되어 도전 패턴과 전기적으로 연결되는 플러그를 포함한다. 절연 플레이트는 슬롯의 내측면에 형성된 비아 홀을 더 포함할 수 있고, 플러그는 비아 홀 내에 수용될 수 있다. 도전 패턴은 절연 플레이트에 내장될 수 있고 또한, 파워 단자, 접지 단자, 또는 신호 단자와 전기적으로 연결될 수 있다. 절연 플레이트에 슬롯이 복수개 형성된 경우, 도전 패턴은 슬롯들 사이에 배치될 수 있다. 플러그를 슬롯 내측면에 형성하고 슬롯들을 복수개 형성함으로써, 회로 기판에서의 도전 패턴의 배치 공간을 증대시킬 수 있다. 따라서 도전 패턴들이 상호 간섭을 일으키지 않도록 효과적으로 배치할 수 있다.

Description

회로 기판, 이의 제조 방법 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD, METHOD OF MANUFACTURING THE SAME, AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
도 1은 종래에 개시된 반도체 패키지를 부분적으로 도시한 배면도이다.
도 2는 본 발명의 일 실시예에 따른 회로 기판을 설명하기 위한 단면도이다.
도 3은 도 2에 도시한 A부분을 확대한 사시도이다.
도 4는 도 2에 도시한 회로 기판의 개략적인 배면도를 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 회로 기판의 개략적인 배면도를 도시한 것이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 도 6에 도시한 반도체 패키지의 배면도이다.
<도면의 주요부분에 대한 부호의 설명>
100,200：회로 기판 110：절연 플레이트
111：상면 112：하면
115：슬롯 116,216：내측면
117：비아 홀 120：제1 도전 패턴
121：제1 도전 라인 122：제2 도전 라인
125：제2 도전 패턴 129：컨택 플러그
130,230：플러그 131,231：제1 본드 핑거
132,232：제2 본드 핑거 140,240：제1 랜드 패드
145,245：제2 랜드 패드 150：보호막
215：제1 슬롯 214：제2 슬롯
213：제3 슬롯 223：서브 도전 패턴
241：제3 랜드 패드 300：반도체 패키지
350：반도체 칩 351：단자
355：탄성 접착제 360：연결 배선
370：몰딩 부재 380：외부 단자
본 발명은 회로 기판, 이의 제조 방법 및 이를 포함하는 반도체 패키지에 관한 것이다. 보다 상세하게는 파워, 그라운드 또는 신호 배선으로 이용되는 도전 패턴들이 내장된 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 반도체 장치(semiconductor device)는, 실리콘 기판(silicon substrate) 상에 집적 회로(integrated circuit)가 형성된 반도체 칩(semiconductor chip)을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하여 소팅(sorting)하는 EDS(electrically die sorting) 공정, 반도체 칩을 보 호하기 위한 패키징 공정 및 패키지를 회로 기판에 실장하는 공정을 통하여 제조된다.
현재 반도체 장치는 고성능 및 고집적화를 목적으로 개발되고 있다. 고성능 및 고집적된 반도체 장치를 제조하기 위해서는, 패키징 기술의 뒷받침이 무엇보다 중요하다. 이는, 패키징 기술에 따라서, 반도체 장치의 크기, 열방출 능력, 전기적 수행 능력, 신뢰성, 가격 등이 크게 변하기 때문이다.
패키징 기술은 에스아이피(single inline package, SIP), 디아이피(dual inline package, DIP), 큐에프피(quad flat package, QFP), 비지에이(ball grid array, BGA) 순으로 발전되어 왔다. 최근에는, 단위체적당 실장 효율을 높이기 위하여, 씨에스피(chip scale package, CSP), 엠씨피(multi chip package, MCP; 이하 '멀티 칩 패키지라' 한다), 에스씨에스피(stacked CSP, SCSP), 더블유엘씨에스피(wafer level CSP, WLCSP) 등도 개발되었다. 나아가 웨이퍼 상에 반도체 칩들이 제조된 상태에서 다이본딩, 몰딩, 트리밍, 마킹 등의 일련의 조립 공정을 수행한 다음, 상기 웨이퍼를 절단하여 생산되는 더블유엘피(wafer level package, WLP)도 개발되었다.
현재 반도체 패키지는 경박단소를 추구하는 방향으로 개발되고 있다. 이에 따라 회로 기판 상에 배치되는 반도체 칩의 크기는 나날이 감소하는 추세이다. 그러나 반도체 칩의 크기가 감소하였다하여 반도체 칩의 단자 수까지 줄어드는 것은 아니다. 반도체 칩의 크기와는 반대로 반도체 칩의 단자 수는 증가하는 추세이다. 이에 따라, 회로 기판과 반도체 칩을 연결하기 위한 도전 패턴들의 배치 공간은 나 날이 줄어들고 있다. 이하, 도면을 참조하여 종래의 반도체 패키지의 문제점에 대하여 설명한다.
도 1은 종래에 개시된 반도체 패키지를 부분적으로 도시한 배면도이다.
도 1을 참조하면, 반도체 패키지는 회로 기판(10), 반도체 칩(40) 및 외부 단자(50)를 포함한다.
회로 기판(10)에는 슬롯(15)이 형성되고, 반도체 칩(40)은 슬롯(15) 상부에 배치된다. 이 경우, 슬롯(15)은 반도체 칩(40)보다 작게 형성된다. 반도체 칩(40)의 단자들(45)은 슬롯(15)을 통하여 노출된다.
회로 기판(10) 상의 반도체 칩(40) 둘레에는, 복수개의 외부 단자(50)가 형성된다. 외부 단자(50)는 반도체 칩(40)에 파워를 제공하거나, 반도체 칩(40)을 접지시키거나, 반도체 칩(40)에 전기적 신호를 입출력하기 하기 위하여 이용된다. 외부 단자(50)는 본딩 와이어(47) 및 도전 패턴(20)을 통하여 반도체 칩(40)과 전기적으로 연결된다.
도전 패턴(20)은 외부 단자(50)로부터 슬롯(15)까지 형성된다. 본딩 와이어(47)는 슬롯(15)을 통해 도전 패턴(20)으로부터 반도체 칩(40)의 단자(56)까지 연장된다. 이 결과, 외부 단자(50)를 통하여 전송된 파워 또는 전기적 신호가 반도체 칩(40)에 안정적으로 공급될 수 있다. 또한, 반도체 칩(40)으로부터 외부 단자(50)로 전기적 신호가 안정되게 인출될 수 있으며, 반도체 칩(40)이 외부 단자(50)를 통해 접지될 수 있다.
전술한 바와 같이, 슬롯(15)의 주변에는 파워, 그라운드 및 신호 배선으로 사용되는 수많은 도전 패턴(20)들이 형성된다. 그러나 반도체 칩(40)의 크기에 대응하게 슬롯(15)의 크기가 줄어듦에 따라, 슬롯(15)의 주변에는 도전 패턴(20)들을 배치할 수 있는 공간이 매우 부족하게 되었다. 이에 대한 개선 방안으로, 회로 기판(10) 하면에 형성된 도전 패턴(20)을 플러그(30)를 통하여 회로 기판(10) 상면으로 연장시키는 기술이 개발되었다.
상기 기술에 따라 도전 패턴(20)들을 회로 기판(10)의 상면과 하면으로 따로 연장시킬 경우, 도전 패턴(20)들의 배치 공간을 증가시킬 수 있을 뿐만 아니라, 상호 커패시턴스, 상호 인덕턴스를 줄일 수 있어 반도체 칩의 보다 안정된 작동을 보장할 수도 있게 된다.
그러나 상기 기술에 따르면 상기 확보된 배치 공간에 플러그(30)를 형성하기 때문에 충분한 도전 패턴(20)의 배치 공간이 확보되지는 못한다. 보다 자세하게 설명하면, 일반적으로 플러그(30)는 도전 패턴(20)의 폭에 비하여 약 5배 이상의 직경으로 형성된다. 즉 플러그(30)를 형성하기 위하여 많은 공간이 소비된다.
또한, 플러그(30)를 도전 패턴(20)의 경로 중간에 형성함으로써, 도전 패턴(20)을 플러그(30) 주변으로 우회시켜야 한다. 도전 패턴(20)을 우회시키기 위해서는 도전 패턴(20)의 길이를 증가시켜야하고 또한 도전 패턴(20)을 수차례 절곡시켜야 한다. 도전 패턴(20)의 길이 증가 및 절곡은 전송 특성 저하로 이어져, 반도체 칩(40)의 불안정한 작동을 유발한다.
현재 반도체 칩(40)은 수 내지 수십 제곱 밀리미터(㎟)의 크기까지 감소하였다. 이에 따라 슬롯(15)의 크기도 나날이 감소하고 있는 실정이다. 슬롯(15) 주변 부에 도전 패턴(20)을 배치할 수 있는 공간도 감소하고 있다. 따라서 상기 좁은 배치 공간에 도전 패턴(20)을 효과적으로 배치할 수 있는 기술 또는 상기 배치 공간의 감소를 최소화시킬 수 있는 기술의 개발이 절실히 요구된다.
본 발명은 전술한 종래 기술의 문제점들을 해소하고자 안출된 것으로서, 본 발명의 일 목적은 도전 패턴을 우수하게 배치할 수 있는 회로 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 회로 기판을 효과적으로 제조할 수 있는 회로 기판 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 상기 회로 기판을 이용하여 신속 및 정확한 작동 성능이 보장되는 반도체 패키지를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 관점에 따른 회로 기판은, 적어도 하나의 슬롯이 형성된 절연 플레이트, 절연 플레이트에 형성된 도전 패턴 및 슬롯의 내측면에 형성되어 도전 패턴과 전기적으로 연결되는 플러그를 포함한다.
이 경우, 절연 플레이트는 슬롯의 내측면에 형성된 비아 홀을 더 포함할 수 있고, 플러그는 비아 홀 내에 수용될 수 있다. 도전 패턴은 절연 플레이트에 내장될 수 있고 또한, 파워 단자, 접지 단자, 또는 신호 단자와 전기적으로 연결될 수 있다. 절연 플레이트에 슬롯이 복수개 형성된 경우, 도전 패턴은 슬롯들 사이에 배 치될 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 다른 관점에 따르면, 절연 플레이트에 도전 패턴을 형성한다. 절연 플레이트를 관통하며 도전 패턴과 전기적으로 연결되는 플러그를 형성한다. 절연 플레이트에 슬롯을 형성하여 플러그를 노출시킨다.
이 경우, 플러그를 형성하기 위해서는, 절연 플레이트를 관통하는 비아 홀을 형성하고, 비아 홀에 도전체를 형성할 수 있다. 플러그를 노출시키기 위해서 절연 플레이트에 도전체가 부분적으로 제거되도록 슬롯을 형성할 수 있다.
전술한 본 발명의 또 다른 목적을 달성하기 위하여 본 발명의 또 다른 관점에 따른 반도체 패키지는, ⅰ)적어도 하나의 슬롯이 형성된 절연 플레이트, ⅱ)절연 플레이트에 형성된 도전 패턴 및 ⅲ)슬롯의 내측면에 형성되어 도전 패턴과 전기적으로 연결되는 플러그를 포함하는 회로 기판, 그리고 플러그와 전기적으로 연결되는 접속 단자들이 슬롯을 통하여 노출되도록 회로 기판 상에 배치된 반도체 칩을 포함한다.
회로 기판 상에는 반도체 칩을 덮도록 몰딩 부재가 형성될 수 있다. 도전 패턴은 반도체 칩에 파워를 공급하기 위한 파워 배선, 반도체 칩을 접지시키기 위한 그라운드 배선 또는 반도체 칩에 전기적 신호를 인가하거나 반도체 칩으로부터 전기적 신호를 인출하기 위한 신호 배선을 포함할 수 있다. 절연 플레이트에 슬롯이 복수개 형성된 경우, 도전 패턴은 슬롯들 사이에 배치될 수 있다.
본 발명에 따르면, 회로 기판 상에 도전 패턴들의 배치 공간을 증대할 수 있 다. 따라서 도전 패턴들이 상호 간섭을 일으키지 않도록 효과적으로 배치할 수 있다. 결과적으로는, 반도체 패키지의 신속 및 정확한 작동 성능을 보장할 수 있게 된다.
이하, 본 발명의 다양한 관점들에 따른 회로 기판, 이의 제조 방법 및 이를 포함하는 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의하여 제한되는 것은 아니며 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 2는 본 발명의 일 실시예에 따른 회로 기판을 설명하기 위한 개략적인 단면도를 도시한 것이고, 도 3은 도 2에 도시한 A부분을 확대한 사시도를 도시한 것이며, 도 4는 도 2에 도시한 회로 기판의 개략적인 배면도를 도시한 것이다.
도 2 내지 도 4를 참조하면, 회로 기판(100)은 반도체 칩(도시되지 않음)에 파워를 제공하거나, 상기 반도체 칩을 접지시키거나, 상기 반도체 칩으로부터 전기적 신호를 입출력하기 위하여 이용된다. 회로 기판(100)은 절연 플레이트(110), 제1 도전 패턴(120), 제2 도전 패턴(125), 플러그(130)를 포함한다.
절연 플레이트(110)는 소정의 두께를 갖도록 형성된다. 절연 플레이트(110)의 두께는 목표하는 제1 및 제2 도전 패턴들(120,125)의 임피던스 또는 인덕턴스 값에 따라서 다양하게 변경될 수 있다. 이 경우, 절연 플레이트(110)는 멀티 레이어(multi layer) 구조를 가질 수 있다. 절연 플레이트(110)에는 슬롯(115)이 형성된다.
슬롯(115)은 절연 플레이트(110)를 관통하도록 형성된다. 슬롯(115)은 제1 및 제2 도전 패턴들(120,125)과 상기 반도체 칩을 전기적으로 연결하는 연결 배선들(도시되지 않음)의 연장 통로를 제공한다. 상기 연결 배선들은 상기 반도체 칩으로부터 슬롯(115)을 관통하여 제1 및 제2 도전 패턴들(120,125)까지 연장된다.
슬롯(115)은 회로 기판(100) 상에 배치되는 상기 반도체 칩에 따라서 절연 플레이트(110)에 다양한 위치, 크기 및 개수로 형성될 수 있다. 예를 들어, 상기 반도체 칩이 회로 기판(100)의 중심부에 배치될 경우, 슬롯(115)은 절연 플레이트(110)의 중심부에 형성된다. 이 경우, 슬롯(115)은 상기 반도체 칩보다는 작은 크기로 형성된다. 만약, 회로 기판(100) 상에 반도체 칩이 3개 배치될 경우, 절연 플레이트(110)에는 각각의 반도체 칩 하부에 슬롯(115)이 형성된다.
본 실시예에서는, 절연 플레이트(110)의 중심부에 하나의 슬롯(115)이 형성된 경우에 대하여 설명하지만 이로써 본 발명이 제한되거나 한정되는 것은 아니다. 슬롯(115)의 내측면(116)에는 플러그(130)가 형성된다.
플러그(130)는 반원기둥 형상으로 형성된다. 보다 자세하게 설명하면, 슬롯(115)의 내측면(116)에는 반원기둥 형상의 비아 홀(117)이 형성되고, 비아 홀(117)은 플러그(130)에 의하여 매립된다.
비아 홀(117)은 다양하게 형성될 수 있다. 일예로, 비아 홀(117)은 사각기둥 형상으로 형성될 수 있다. 이 경우, 플러그(130)는 비아 홀(117)과 대응된 사각기둥 형상을 갖는다. 다른 예로, 비아 홀(117)은 슬롯(115)의 내측면(116)에 실질적으로 맞접하는 원기둥 형상으로 형성될 수 있다. 이 경우, 비아 홀(117)의 둘레와 슬롯(115)의 경계 라인은 실질적으로 일치한다. 또 다른 예로, 비아홀(117)은 일측부가 수직으로 절단된 원기둥 형상으로 형성될 수 있다. 이 경우, 비아홀(117)은 원기둥과 반원기둥의 중간 단계의 형상을 갖는다.
플러그(130)는 비아홀(117)을 매립하도록 형성된다. 따라서 플러그(130)는 비아홀(117)의 형상과 대응하는 형상을 갖는다. 이외에도, 플러그(130)는 다양하게 형성될 수 있다. 예를 들어, 플러그(130)는 비아 홀(117)의 내면을 따라 도포된 막 형상을 가질 수 있다. 다르게, 플러그(130)는 비아 홀(117)이 형성되지 않은 내측면(116) 상에 소정의 폭과 두께로 형성될 수 있다. 이 경우, 플러그(130)는 내측면(116)으로부터 돌출된다.
플러그(130)는 도전 물질로 이루어져 제1 도전 패턴(120)과 전기적으로 연결된다. 보다 자세하게 설명하면, 플러그(130)는 금, 구리 또는 니켈과 같은 도전 물질로 이루어진다. 플러그(130)의 상단은 제1 도전 패턴(120)과 전기적으로 연결되고, 플러그(130)의 하단은 제1 본드 핑거(131)와 전기적으로 연결된다. 제1 본드 핑거(131)는 절연 플레이트(110)의 하면에 형성되어 상기 반도체 칩으로부터 연장된 상기 연결 배선과 전기적으로 연결된다.
제1 도전 패턴(120)은 제1 도전 라인(121), 제2 도전 라인(122) 및 컨택 플러그(129)를 포함한다. 제1 도전 라인(121)은 절연 플레이트(110)의 상면(111)에 형성되고, 제2 도전 라인(122)은 절연 플레이트(110)의 하면(112)에 형성된다. 이 경우, 제1 및 제2 도전 라인들(121,122)은 플래너(planar) 형상을 갖는 것이 바람직하다. 제1 및 제2 도전 라인들(121,122)은 절연 플레이트(110)를 수직으로 관통 하는 컨택 플러그(129)를 통하여 전기적으로 연결된다.
제2 도전 라인(122)은 제1 랜드 패드(140)와 전기적으로 연결된다. 제1 랜드 패드(140)에는 솔더 볼과 같은 외부 단자가 접합된다. 상기 외부 단자는 파워를 공급하기 위한 파워 단자, 도전 패턴을 접지시키기 위한 그라운드 단자, 또는 도전 패턴에 전기적 신호를 입출력하기 위한 신호 단자일 수 있다. 상기 외부 단자의 종류에 따라서 제2 도전 라인(122)은 파워 배선, 그라운드 배선, 또는 신호 배선이 될 수 있다. 당연히, 제1 도전 라인(121)은 제2 도전 라인(122)을 따라서 파워 배선, 그라운드 배선 또는 신호 배선이 된다.
전술한 바와 같이, 제1 본드 핑거(131)는 플러그(130)와 제1 도전 패턴(120)을 통하여 제1 랜드 패드(140)와 전기적으로 연결된다. 이 경우, 제1 도전 패턴(120)은 절연 플레이트(110)의 상면(111)에 배치되어, 절연 플레이트(110)의 하면(112)에 제2 도전 패턴(125)을 형성할 수 있는 많은 공간이 마련된다.
제2 도전 패턴(125)은 절연 플레이트(110)의 하면(112) 상에 형성된다. 제2 도전 패턴(125)은 제2 랜드 패드(145)로부터 제2 본드 핑거(132)까지 연장된다. 이 경우, 제2 본드 핑거(132)는 슬롯(115)의 경계 라인 매우 인접하게 형성된다. 제2 본드 핑거(132)에는 상기 반도체 칩으로부터 연장된 상기 연결 배선과 전기적으로 연결된다.
제2 랜드 패드(145)에는 솔더 볼과 같은 외부 단자가 접합된다. 상기 외부 단자는 파워를 공급하기 위한 파워 단자, 도전 패턴을 접지시키기 위한 그라운드 단자, 또는 도전 패턴에 전기적 신호를 입출력하기 위한 신호 단자일 수 있다. 상 기 외부 단자의 종류에 따라서 제2 도전 패턴(125)은 파워 배선, 그라운드 배선, 또는 신호 배선이 될 수 있다.
절연 플레이트(110)에는 전술한 바와 같은 제1 및 제2 도전 패턴들(120,125)이 복수개 형성될 수 있다. 이에 따라서, 전술한 플러그(130), 제1 및 제2 랜드 패드들(140,145) 등도 복수개 형성된다.
전술한 바와 같은 본 발명에 따르면, 플러그(130)를 슬롯(115)의 내측면에 형성함으로써, 절연 플레이트(110)의 하면(112)에 제2 도전 패턴(125)을 배치할 수 있는 많은 공간을 확보할 수 있다. 즉, 절연 플레이트(110) 상에 제1 및 제2 도전 패턴들(120,125)이 서로 상호 간섭을 일으키지 않도록 배치할 수 있다. 따라서 제1 및 제2 도전 패턴들(120,125)은 고주파 전류도 안정적으로 공급할 수 있게 된다.
제1 및 제2 도전 패턴들(120,125)과 플러그(130)가 형성된 절연 플레이트(110)의 둘레에는 포토 솔더 레지시트(Photo Solder Resist)와 같은 보호막(150)이 형성된다. 보호막(150)은 제1 및 제2 도전 패턴들(120,125)과 플러그(130)를 덮어 외부 충격 및 손상으로부터 보호한다. 이 경우, 보호막(150)에는 제1 및 제2 도전 패턴(120,125), 제1 및 제2 본드 핑거들(140,145)을 부분적으로 노출시키기 위한 오프닝이 형성된다. 이하, 전술한 바와 같은 회로 기판(100)의 일 제조 방법에 대하여 설명한다.
우선, 소정의 두께로 절연 플레이트(110)를 형성한다. 이 경우, 절연 플레이트(110)를 멀티 레이어 구조로 형성할 수 있다. 절연 플레이트(110)의 상하면에 이후 제1 및 제2 도전 패턴들(120,125)을 형성하기 위한 금속층들을 형성할 수도 있 다.
절연 플레이트(110)에 원기둥 형상의 비아 홀(117)을 형성한다. 이 경우, 비아 홀(117)의 중심이 슬롯(115)이 형성될 경계 라인 상에 위치되도록 한다. 다르게는, 비아 홀(117)의 둘레가 슬롯(115)이 형성될 경계 라인에 맞접하도록 한다. 비아 홀(117)은 다양한 형상을 가질 수 있다. 일예로, 비아 홀(117)은 사각기둥 형상 또는 반원기둥 형상, 또는 원기둥과 반원기둥의 중간단계의 형상을 가질 수 있다.
비아 홀(117)에 플러그(130)를 형성한다. 플러그(130)를 이용하여 비아 홀(117)을 매립한다. 이 경우, 도전 물질을 소압 가결하여 플러그(130)를 형성할 수 있다.
플러그(130)는 비아 홀(117)과 대응된 형상을 갖는다. 예를 들어, 비아 홀(117)이 반원기둥 형상을 가질 경우, 플러그(130)도 반원기둥 형상을 갖는다. 비아 홀(117)이 사각기둥 형상을 가질 경우, 플러그(130)도 사각기둥 형상을 갖는다. 비아 홀(117)이 원기둥 형상을 가질 경우, 플러그(130)도 원기둥 형상을 갖는다.
다르게는, 비아 홀(117)의 내측면을 따라서 막 형상으로 플러그(130)를 형성할 수 있다. 이 경우, 비아 홀들(117)의 내측면을 따라서 도전성 물질을 얇게 도포하여 플러그(130)를 형성할 수도 있다.
플러그(130)의 하단부에 제1 본드 핑거(131)를 형성한다. 제1 본드 핑거(131)는 플러그(130)와 반도체 칩을 연결하기 위하여 이용된다.
절연 플레이트(110)에 컨택 플러그(129)를 형성한다. 컨택 플러그(129)는 절연 플레이트(110)를 수직으로 관통한다. 일예로, 절연 플레이트(110)에 비아 홀을 형성하고, 상기 비아 홀을 도전 물질로 매립하여 컨택 플러그(129)를 형성할 수 있다.
절연 플레이트(110)의 컨택 플러그(129) 상에 제1 및 제2 도전 패턴들(120,125)을 형성한다. 제1 및 제2 도전 라인들(121,122)은 다양한 형상을 가질 수 있다. 예를 들어, 제1 및 제2 도전 라인들(121,122)은 플래너(planar) 형상을 가질 수 있다.
절연 플레이트(110)의 상면(111)에는 제1 도전 라인(121)을 형성하고, 절연 플레이트(110)의 하면(112)에는 제2 도전 라인(122)을 형성한다. 제1 도전 라인(121)은 플러그(130)까지 형성한다. 이 경우, 제1 도전 라인(121)은 플러그(130)와 전기적으로 연결되고, 제1 및 제2 도전 라인들(121,122)은 컨택 플러그(129)를 통하여 전기적으로 연결된다.
제2 도전 라인(122) 상에 제1 랜드 패드(140)를 형성하여 제2 도전 라인(122)과 제1 랜드 패드(140)를 전기적으로 연결한다. 제1 랜드 패드(140)에는 솔더 볼과 같은 외부 단자가 접합된다. 상기 외부 단자는 파워를 공급하기 위한 파워 단자, 도전 패턴을 접지시키기 위한 그라운드 단자, 또는 도전 패턴에 전기적 신호를 입출력하기 위한 신호 단자일 수 있다. 상기 외부 단자의 종류에 따라서 제2 도전 라인(122)은 파워 배선, 그라운드 배선, 또는 신호 배선이 될 수 있다.
이어서, 절연 플레이트(110)의 하면(112)에 제2 도전 패턴(125)을 형성한다. 이 경우, 제2 도전 패턴(125)은 플래너(planar) 형상을 가질 수 있다. 제2 도전 패 턴(125)의 일단에 제2 랜드 패드(145)를 형성하고, 제2 도전 패턴(125)의 타단에 제2 본드 핑거(132)를 형성한다. 이 경우, 슬롯(115)의 경계 라인에 매우 인접하게 제2 본드 핑거(132)를 형성한다.
제2 랜드 패드(145)에는 솔더 볼과 같은 외부 단자가 접합된다. 상기 외부 단자는 파워를 공급하기 위한 파워 단자, 도전 패턴을 접지시키기 위한 그라운드 단자, 또는 도전 패턴에 전기적 신호를 입출력하기 위한 신호 단자일 수 있다. 상기 외부 단자의 종류에 따라서 제2 도전 패턴(125)은 파워 배선, 그라운드 배선, 또는 신호 배선이 될 수 있다.
전술한 바와 같은 제1 및 제2 도전 패턴들(120,125)은 절연 플레이트(110)의 상하면에 형성된 상기 금속층들을 사진 식각하여 형성할 수 있다.
이어서, 절연 플레이트(110)에 슬롯(115)을 형성한다. 이 경우, 슬롯(115)이 플러그(130)를 수직으로 양분하도록 형성한다. 보다 자세하게 설명하면, 원기둥 형상의 플러그(130)는 슬롯(115)을 형성함과 동시에 수직으로 절단된다. 이 결과, 슬롯(115)의 내측면(116)에는 반원기둥 형상의 플러그(130)가 형성된다. 만약, 비아 홀(117)의 내측면에 플러그(130)가 원형 띠 형상으로 형성된 경우, 슬롯(115)을 형성 시, 플러그(130)는 반원띠 형상을 갖게 된다.
제1 및 제2 도전 패턴(120,125) 및 플러그(130)가 형성된 절연 플레이트(110)의 둘레에 포토 솔더 레지시트(Photo Solder Resist)와 같은 보호막(150)을 형성한다. 이 경우, 슬롯(115)의 내측면(116)에도 보호막(150)을 형성한다. 추가적으로, 보호막(150)에 제1 및 제2 도전 패턴들(120,125)과 제1 및 제2 랜드 패드들 (140,145)을 부분적으로 노출시키는 개구부를 형성한다.
본 실시예에서는, 절연 플레이트(110)에 플러그(130)를 먼저 형성한 다음 슬롯(115)을 다음에 형성하는 경우에 대하여 설명하였다. 하지만, 절연 플레이트(110)에 슬롯(115)을 형성한 다음 플러그(130)를 형성할 수도 있다. 또한, 전술한 순서와 다르게 또는 새로운 단계를 추가하여 회로 기판(100)을 형성할 수도 있다. 이들을 모두 언급하지는 않지만, 당업자라면 전술한 설명을 바탕으로 이를 용이하게 이해 및 변경할 수 있을 것이다.
도 5는 본 발명의 다른 실시예에 따른 회로 기판의 개략적인 배면도를 도시한 것이다.
도 5를 참조하면, 회로 기판(200)은 절연 플레이트(210), 제1 도전 패턴(220), 제2 도전 패턴(225), 서브 도전 패턴(223) 및 플러그(230)를 포함한다.
절연 플레이트(210)에는 제1, 제2 및 제3 슬롯들(215,214,213)이 형성된다. 제1, 제2 및 제3 슬롯들(215,214,213) 상에는 반도체 칩들이 각각 배치된다.
제1 슬롯(215)의 내측면에는 내측면(216)에는 반원기둥 형상의 비아 홀(217)이 형성되고, 비아 홀(217)은 플러그(230)에 의하여 매립된다. 비아 홀(217)은 다양하게 형성될 수 있다. 일예로, 비아 홀(217)은 사각기둥 또는 원기둥 형상 또는 반원기둥 형상 또는 원기둥과 반원기둥의 중간 형상으로 형성될 수 있다.
플러그(230)는 비아 홀(217)을 매립한다. 따라서 플러그(230)는 비아 홀(217)과 대응하는 형상을 갖는다. 이외에도 플러그(230)는 다양하게 형성될 수 있다. 예를 들어, 플러그(230)는 비아 홀(217)의 내면을 따라 도포된 막 형상을 가질 수 있다. 다르게, 플러그(230)는 비아 홀(217)이 형성되지 않은 내측면(216) 상에 소정의 폭과 두께로 형성될 수 있다. 이 경우, 플러그(230)는 내측면(216)으로부터 돌출된다.
플러그(230)는 도전 물질로 이루어져 제1 도전 패턴(220)과 전기적으로 연결된다. 보다 자세하게 설명하면, 플러그(230)의 상단은 제1 도전 패턴(220)과 전기적으로 연결되고, 플러그(230)의 하단은 제1 본드 핑거(231)와 전기적으로 연결된다. 제1 도전 패턴(220)은 제1 랜드 패드(240)에 형성되는 외부 단자의 종류에 따라서 파워 배선, 그라운드 배선, 또는 신호 배선으로 이용될 수 있다.
제1 본드 핑거(231)에는 서브 도전 패턴(223)이 연결된다. 서브 도전 패턴(223)은 제1 및 제2 슬롯들(215,214) 사이에 배치된다. 서브 도전 패턴(223)은 제1 슬롯(215)을 기준으로 양쪽에 배치된 제1 및 제3 랜드 패드들(240,241)을 하나의 플러그(230)에 연결하기 위하여 이용된다. 이 경우, 제1 도전 패턴(220)의 파워, 전지 및 신호 전송 특성을 보다 향상시킬 수 있다. 보다 자세하게 설명하면, 제1 및 제3 랜드 패드들(240,241)에 파워를 공급하기 위한 외부 단자들이 형성된 경우, 제1 도전 패턴(220)은 서브 도전 패턴(223)을 통해서도 파워를 공급받게 된다. 따라서 제1 도전 패턴(220)의 파워 전송 특성이 향상된다. 이와 유사하게, 제1 및 제3 랜드 패드들(240,241)에 그라운드 외부 단자들이 형성된 경우, 제1 도전 패턴(220)은 서브 도전 패턴(223)을 통해서도 접지된다. 따라서 제1 도전 패턴(220)의 접지 특성이 향상된다. 이와 유사하게, 제1 및 제3 랜드 패드들(240,241)에 전기적 신호를 공급하기 위한 외부 단자들이 형성된 경우, 제1 도전 패턴(220)은 서브 도 전 패턴(223)을 통해서도 전기적 신호를 전달받을 수 있다. 즉, 제1 도전 패턴(220)의 신호 전송 특성이 향상될 수 있다.
제2 도전 패턴(225)은 절연 플레이트(210)의 하면에 형성된다. 제2 도전 패턴(225)은 제2 랜드 패드(245)로부터 제2 본드 핑거(232)까지 연장된다. 제2 본드 핑거(232)에는 상기 반도체 칩으로부터 연장된 상기 연결 배선과 전기적으로 연결된다.
제2 랜드 패드(245)에는 솔더 볼과 같은 외부 단자가 접합된다. 상기 외부 단자는 파워를 공급하기 위한 파워 단자, 도전 패턴을 접지시키기 위한 그라운드 단자, 또는 도전 패턴에 전기적 신호를 입출력하기 위한 신호 단자일 수 있다. 상기 외부 단자의 종류에 따라서 제2 도전 패턴(225)은 파워 배선, 그라운드 배선, 또는 신호 배선이 될 수 있다. 이 경우, 서브 도전 패턴(223)을 제2 본드 핑거(232)에 연결하여, 제2 도전 패턴(225)의 파워, 접지 및 신호 전송 특성을 보다 향상시킬 수도 있다.
제1 슬롯(215)의 주변에는 전술한 바와 같은 제1 및 제2 도전 패턴들(220,225)과 서브 도전 패턴(223)이 복수개 형성될 수 있다. 이에 따라서, 전술한 플러그(230), 제1 및 제2 랜드 패드들(240,245) 등도 복수개 형성된다.
또한, 제2 및 제3 슬롯(214,213)의 주변에도 전술한 바와 같은 제1 및 제2 도전 패턴들(220,225)과 서브 도전 패턴(223)이 복수개 형성된다. 이에 따라서, 제2 및 제3 슬롯(214,213)의 주변에 전술한 플러그(230), 제1 및 제2 랜드 패드들(240,245) 등도 복수개 형성된다. 중복된 설명을 피하기 위하여 자세한 설명은 생 략하지만, 당업자라면 도 5를 참조하더라도 이를 용이하게 이해할 수 있을 것이다.
나아가, 전술한 바와 같은 회로 기판(200)의 일 제조 방법은 도 2에 도시한 회로 기판(100)의 제조 방법과 실질적으로 동일하므로 생략하지만 당업자라면 이를 용이하게 이해할 수 있을 것이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도를 도시한 것이고, 도 7은 도 6에 도시한 반도체 패키지의 배면도를 개략적으로 도시한 것이다.
도 6 및 도 7을 참조하면, 반도체 패키지(300)는 회로 기판(100), 반도체 칩(350), 연결 배선(360), 몰딩 부재(370) 및 외부 단자(380)를 포함한다. 반도체 패키지(300)는 전체적으로 더블류비지에이(Wirebonding Ball Gird Array, WBGA) 구조를 갖는다. 본 실시예에 따른 반도체 패키지(300)는 도 2 내지 도 4에 도시한 회로 기판(200)을 포함한다. 따라서 도 2 내지 도 4에서와 동일한 참조 번호에 대한 설명은 생략하지만, 당업자라면 이를 용이하게 이해할 수 있을 것이다.
회로 기판(100) 상면에는 반도체 칩(350)이 배치된다. 반도체 칩(350)은 탄성 접착제(355)에 의하여 회로 기판(100) 상에 고정된다. 회로 기판(100) 상에는 복수개의 반도체 칩들(350)이 배치될 수 있다.
반도체 칩(350)은 복수개의 접속 단자들(351)을 포함한다. 반도체 칩(350)은 접속 단자들(351)이 슬롯(115)을 향하도록 배치된다. 접속 단자들(351)은 슬롯(115)을 통하여 하부로 노출된다. 접속 단자들(351)에는 연결 배선들(360)이 각각 연결된다.
연결 배선들(360)은 슬롯(115)을 통해 하부로 연장되어 회로 기판(100)의 제1 또는 제2 본드 핑거들(131,132)에 각각 연결된다. 제1 또는 제2 본드 핑거들(131,132)은 제1 및 제2 도전 패턴들(120,125)과 전기적으로 연결된다. 제1 및 제2 도전 패턴들(120,125)은 회로 기판(100) 하면에 형성된 제1 및 제2 랜드 패드들(140,145)에 각각 연결된다. 각각의 제1 및 제2 랜드 패드들(140,145)에는 외부 단자(380)가 형성된다.
외부 단자(380)는 반도체 패키지(300)와 실장 보드(도시되지 않음)을 매개한다. 외부 단자(380)는 실장 보드로부터 반도체 패키지(300)로 파워 또는 전기적 신호를 공급하거나, 상기 실장 보드를 통해 반도체 패키지(300)를 접지시키기 위하여 이용된다. 제1 및 제2 도전 패턴들(120,125)은 제1 및 제2 랜드 패드들(140,145)에 형성되는 외부 단자(380)의 종류에 따라서, 파워, 그라운드 또는 신호 배선이 된다.
회로 기판(100) 상에 배치된 반도체 칩(350) 및 연결 배선들(360)은 몰딩 부재(370)에 의하여 보호된다. 몰딩 부재(370)는 회로 기판(100) 상에 소정의 높이로 형성되어 반도체 칩(350) 및 연결 배선들(360)을 덮는다. 몰딩 부재(370)는 반도체 칩(350) 그리고 연결 배선들(360)의 오염 및 파손을 방지한다.
전술한 바와 같은 본 실시예에 따르면, 반도체 칩(350)의 크기가 줄어들더라도 회로 기판(100) 상에 제1 및 제2 도전 패턴들(120,125)을 배치할 수 있는 공간을 충분히 확보할 수 있다. 따라서 반도체 칩(350)에 파워를 우수하게 공급할 수 있고, 반도체 칩(350)을 안정적으로 접지시킬 수 있으며 나아가 반도체 칩(350)으 로부터 전기적인 신호를 신속하게 입출력할 수 있다.
상기와 같은 본 발명에 따르면, 회로 기판 상에 도전 패던들을 배치할 수 있는 공간을 증대시킬 수 있다. 따라서 회로 기판 상에 도전 패턴들이 상호 간섭을 일으키지 않도록 최단거리로 도전 패턴들을 배치할 수 있다. 또한, 하나의 본드 핑거에 두개의 외부 단자들을 연결할 수도 있어, 도전 패턴의 파워, 접지 또는 신호 전송 특성을 향상시킬 수 있다. 결과적으로는, 반도체 칩에 파워를 우수하게 공급할 수 있고, 반도체 칩을 안정적으로 접지시킬 수 있으며, 나아가 반도체 칩으로부터 전기적인 신호를 신속하게 입출력할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 적어도 하나의 슬롯이 형성되며, 상기 슬롯의 내측면에 비아홀이 형성되는 절연 플레이트;
    상기 절연 플레이트에 형성된 도전 패턴; 및
    상기 비아 홀을 매립하여 수직 방향으로 절단된 원기둥 형상을 가지며, 상기 도전 패턴과 전기적으로 연결되는 플러그를 구비하는 것을 특징으로 하는 회로 기판.
  2. 삭제
  3. 제 1 항에 있어서, 상기 플러그는 상기 비아 홀의 내주면에 대응되는 형상을 갖는 것을 특징으로 하는 회로 기판.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 절연 플레이트는 외부 단자와 전기적으로 연결되는 도전 패드를 포함하고,
    상기 도전 패드는 상기 도전 패턴과 전기적으로 연결된 것을 특징으로 하는 회로 기판.
  7. 제 6 항에 있어서, 상기 외부 단자는 상기 도전 패턴에 파워를 공급하기 위한 파워 단자, 상기 도전 패턴을 접지시키기 위한 그라운드 단자, 또는 상기 도전 패턴에 전기적 신호를 입출력하기 위한 신호 단자를 포함하는 것을 특징으로 하는 회로 기판.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 도전 패턴은 상기 절연 플레이트에 내장된 것을 특징으로 하는 회로 기판.
  9. 제 1 항에 있어서, 상기 슬롯은 복수개이고, 상기 도전 패턴은 상기 슬롯들 사이에 배치된 것을 특징으로 하는 회로 기판.
  10. 절연 플레이트에 도전 패턴을 형성하는 단계;
    상기 절연 플레이트를 관통하는 비아 홀을 형성하고, 상기 비아 홀에 도전체를 형성함으로써 상기 절연 플레이트를 관통하며 상기 도전 패턴과 전기적으로 연결되는 플러그를 형성하는 단계; 및
    상기 절연 플레이트에 슬롯을 형성하여 상기 플러그를 노출시키는 단계를 포함하는 것을 특징으로 하는 회로 기판 제조 방법.
  11. 삭제
  12. 제 10 항에 있어서, 상기 노출시키는 단계는,
    상기 도전체가 부분적으로 제거되도록 슬롯을 형성하는 단계를 포함하는 것을 특징으로 하는 회로 기판 제조 방법.
  13. 제 10 항에 있어서, 상기 절연 플레이트에 외부 단자 상기 도전 패턴을 전기적으로 매개하기 위한 단자 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 회로 기판 제조 방법.
  14. ⅰ)적어도 하나의 슬롯이 형성되며, 상기 슬롯의 내측면에 비아홀이 형성되는 절연 플레이트, ⅱ)상기 절연 플레이트에 형성된 도전 패턴 및 ⅲ)상기 비아 홀을 매립하여 수직 방향으로 절단된 원기둥 형상을 가지며, 상기 도전 패턴과 전기적으로 연결되는 플러그를 포함하는 회로 기판; 그리고
    상기 플러그와 전기적으로 연결되는 접속 단자들이 상기 슬롯을 통하여 노출되도록 상기 회로 기판 상에 배치되는 반도체 칩을 구비하는 것을 특징으로 하는 반도체 패키지.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서, 상기 반도체 칩을 덮도록 상기 회로 기판 상에 형성된 몰딩 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 14 항에 있어서, 상기 도전 패턴은 상기 반도체 칩에 파워를 공급하기 위한 파워 배선, 상기 반도체 칩을 접지시키기 위한 그라운드 배선 또는 상기 반도체 칩에 전기적 신호를 인가하거나 상기 반도체 칩으로부터 전기적 신호를 인출하기 위한 신호 배선을 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 14 항에 있어서, 상기 슬롯은 복수개이고, 상기 도전 패턴은 상기 슬롯들 사이에 배치된 것을 특징으로 하는 반도체 패키지.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서, 상기 회로 기판 상에 배치되어 상기 도전 패턴과 전기적으로 연결되는 외부 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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