JPH0661976A - 誤り訂正回路 - Google Patents

Abstract

(57)【要約】 【目的】単独で機能試験を行うことが可能で、異常の発
生箇所を容易に特定することを可能とすることができる
誤り訂正回路を提供する。 【構成】遅延回路２６は、符号論理演算回路２４へ入力
されるデータを分岐入力し、当該データを所定時間に亙
り遅延する。セレクタ３３は、符号論理演算回路２４で
誤り訂正符号化された符号化データを必要に応じて復号
論理演算回路３５へ供給する。冗長ビット選択回路３７
は、タイミング発生回路３６からの切換信号に応じ、入
力されている復号化データが冗長ビット部分である期間
に、遅延回路２６から出力されたデータを選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばディジタル無線
装置などに適用され、送信データに対して誤り訂正符号
化を行うとともに、受信データに対して誤り訂正復号化
を行う誤り訂正回路に関する。

【０００２】

【従来の技術】図５はディジタル無線装置の概略構成を
示すブロック図である。このディジタル無線装置は、送
信ディジタル信号処理回路（ＴＤＰＵ）１、誤り訂正符
号器（ＦＥＣ ＥＮＣ）２、変調回路（ＭＯＤ）３、送
信回路（ＴＸ）４、高周波切替回路（ＲＦＳ）５、アン
テナ６、受信回路（ＲＸ）７、復調回路（ＤＥＭ）８、
誤り訂正復号器（ＦＥＣ ＤＥＣ）９および受信ディジ
タル信号処理回路（ＲＤＰＵ）１０からなる。

【０００３】このディジタル無線装置では、送信データ
入力端子Ｔ１に送信用のデータが入力されると、このデ
ータは送信ディジタル信号処理回路１にて冗長ビットを
付加するための領域を作成する速度変換などの処理がな
されたのち、誤り訂正符号器２で誤り訂正符号化がなさ
れる。誤り訂正符号化がなされたデータは、変調回路３
で変調されるとともに、送信回路４で周波数変換および
電力増幅などがなされたのち、高周波切替回路５を介し
てアンテナ６に供給され、このアンテナ６より電波とし
て無線送信される。

【０００４】一方到来した電波は、アンテナ６によって
電気信号にとされたのち、高周波切替回路５を介して受
信回路７へと入力され、周波数変換および増幅などがな
される。こののち復調回路８で復調されるとともに、誤
り訂正復号器９で誤り訂正符号が復号化される。さらに
受信ディジタル信号処理回路１０で、冗長ビットの除去
および速度変換が行われて元のデータが再生される。こ
のデータは、受信データ出力端子Ｔ２から出力される。

【０００５】このようなディジタル無線装置では、自己
の機能試験のために自己折返しができるように構成され
ている。すなわち、送信ディジタル信号処理回路１には
テストデータ入力端子Ｔ３が、受信ディジタル信号処理
回路１０にはテストデータ出力端子Ｔ４がそれぞれ設け
られている。また送信ディジタル信号処理回路１は、処
理後のデータを必要に応じて受信ディジタル信号処理回
路１０へ与える機能を有し、誤り訂正符号器２は符号化
後のデータを必要に応じて誤り訂正復号器９に与える機
能を有している。

【０００６】かくして送信ディジタル信号処理回路１が
処理後のデータを受信ディジタル信号処理回路１０へ与
えるようにしておき、テストデータ入力端子Ｔ３からテ
スト用のデータを入力すると、テスト用のデータは送信
ディジタル信号処理回路１および受信ディジタル信号処
理回路１０でそれぞれ処理されたのち、テストデータ出
力端子Ｔ４から出力される。すなわち、［送信ディジタ
ル信号処理回路１→受信ディジタル信号処理回路１０］
なる折返し経路Ｒ１が設定される。

【０００７】一方、送信ディジタル信号処理回路１が処
理後のデータを誤り訂正符号器２に与えるようにし、か
つ誤り訂正符号器２が符号化後のデータを誤り訂正復号
器９に与えるようにしておき、テストデータ入力端子Ｔ
３からテスト用のデータを入力すると、テスト用のデー
タは送信ディジタル信号処理回路１、誤り訂正符号器
２、誤り訂正復号器９および受信ディジタル信号処理回
路１０でそれぞれ処理されたのち、テストデータ出力端
子Ｔ４から出力される。すなわち、［送信ディジタル信
号処理回路１→誤り訂正符号器２→誤り訂正復号器９→
受信ディジタル信号処理回路１０］なる折返し経路Ｒ２
が設定される。

【０００８】なお、図中に破線で示すように変調回路３
の出力端と復調回路８の入力端とを接続するか、または
送信回路４の出力端と受信回路７の入力端とをシフタ１
１（信号の周波数を送信周波数から受信周波数に変換す
る）を介して接続することにより、［送信ディジタル信
号処理回路１→誤り訂正符号器２→変調回路３→復調回
路８→誤り訂正復号器９→受信ディジタル信号処理回路
１０］なる折返し経路Ｒ３または［送信ディジタル信号
処理回路１→誤り訂正符号器２→変調回路３→送信回路
４→受信回路７→復調回路８→誤り訂正復号器９→受信
ディジタル信号処理回路１０］なる折返し経路Ｒ４を設
定できる。

【０００９】これらの折返し経路Ｒ１〜Ｒ４のいずれで
あっても、経路中の各部に異常が生じていなければテス
トデータ入力端子Ｔ３への入力データとテストデータ出
力端子Ｔ４からの出力データとは同一のデータとなる。
従って両データを比較することにより、各部の異常の有
無を検出することができる。

【００１０】ところで以上のような構成においては、誤
り訂正回路（誤り訂正符号器２および誤り訂正復号器
９）の機能試験を行う場合であっても、折返し経路には
送信ディジタル信号処理回路１および受信ディジタル信
号処理回路１０が含まれている。これは、冗長ビットを
付加するための領域を作成する処理を送信ディジタル信
号処理回路１において行わないと、誤り訂正符号器２で
誤り訂正符号化が行われ冗長ビットが付加されることに
よって元のデータが破壊されてしまい、誤り訂正復号器
９で復号化しても元のデータを再生することができなく
なってしまうので、これを防止するためである。このよ
うに誤り訂正回路は、送信ディジタル信号処理回路１お
よび受信ディジタル信号処理回路１０を介さなければ機
能試験を行うことができない。

【００１１】

【発明が解決しようとする課題】以上のように従来の誤
り訂正回路は、単独で機能試験を行うことができず、従
って異常の発生時において、当該異常が誤り訂正回路で
発生しているのか、それとも他部で発生しているのかが
判定しにくくなるという不具合があった。

【００１２】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、単独で機能試
験を行うことが可能で、異常の発生箇所を容易に特定す
ることを可能とすることができる誤り訂正回路を提供す
ることにある。

【００１３】

【課題を解決するための手段】第１の発明は、例えば符
号論理演算回路などの符号化手段へ入力されるデータが
分岐入力され、当該データを所定時間に亙り遅延する例
えば遅延回路などの遅延手段と、前記符号化手段で誤り
訂正符号化された符号化データを必要に応じて例えば復
号論理演算回路などの復号化手段へ供給する例えばセレ
クタなどの供給手段と、前記復号化手段により復号化さ
れた復号化データおよび前記遅延手段により遅延された
遅延データのいずれかを選択出力する例えば冗長ビット
選択回路などの選択手段とを備え、例えばタイミング発
生回路などの制御手段により、前記選択手段に入力され
ている復号化データが冗長ビット部分である期間に、前
記遅延データを選択するよう前記選択手段を制御するよ
うにした。

【００１４】また第２の発明は、第１の発明における遅
延手段を例えば３つの遅延回路とこれらを選択するセレ
クタとから構成し、それぞれ異なる複数種類の所定時間
のうちの指定された時間に亙りデータを遅延するように
した。

【００１５】

【作用】このような手段を講じたことにより、テストデ
ータが符号化手段に直接入力されるとこの符号化手段で
誤り訂正符号化がなされて冗長ビットが付加されること
により、テストデータの一部が破壊されてしまうが、復
号化手段に折り返されて復号化された後には、冗長ビッ
ト部分が遅延された元の状態のデータに置き換えられ
る。従って、冗長ビットによって破壊されたデータを元
の状態に戻すことができる。

【００１６】

【実施例】（第１実施例）以下、図面を参照して本発明
の第１実施例につき説明する。図１は本実施例に係る誤
り訂正回路を適用して構成されたディジタル無線装置の
概略構成を示すブロック図である。なお図５と同一部分
には同一符号を付し、その詳細な説明は省略する。

【００１７】図中、２０は誤り訂正符号器、３０は誤り
訂正復号器であり、これらが本発明に係る誤り訂正回路
に当たる。ここで本実施例における誤り訂正回路が第１
に特徴とするところは、誤り訂正符号器２０にテストデ
ータ入力端子２１を、また誤り訂正復号器３０にテスト
データ出力端子３１をそれぞれ設け、当該誤り訂正回路
においてテストデータの入出力を行えるようにしている
点にある。そしてこのようにテストデータの入出力を行
えるようにするために、誤り訂正符号器２０および誤り
訂正復号器３０は以下に詳述する構成としてある。

【００１８】図２は誤り訂正符号器２０および誤り訂正
復号器３０の詳細構成を示すブロック図である。誤り訂
正符号器２０は、テストデータ入力端子２１、送信デー
タ入力端子２２、セレクタ（ＳＥＬ）２３、符号論理演
算回路（ＥＮＣ）２４、タイミング発生回路（ＴＩＭ
ＧＥＮ）２５、遅延回路（ＤＥＬＡＹ）２６および送信
データ出力端子２７より構成されている。

【００１９】テストデータ入力端子２１は、４つの端子
２１ａ，２１ｂ，２１ｃ，２１ｄよりなり、端子２１ａ
は第１のデータを、端子２１ｂは第２のデータを、端子
２１ｃはクロック信号を、端子２１ｄはフレーム信号を
それぞれ入力するためのものである。

【００２０】送信データ入力端子２２は、４つの端子２
２ａ，２２ｂ，２２ｃ，２２ｄよりなり、端子２２ａは
第１のデータを、端子２２ｂは第２のデータを、端子２
２ｃはクロック信号を、端子２２ｄはフレーム信号をそ
れぞれ送信ディジタル信号処理回路１から入力するため
のものである。

【００２１】セレクタ２３は、テストデータ入力端子２
１に入力されるデータおよび信号と送信データ入力端子
２２に入力されるデータおよび信号とのいずれかを選択
出力する。符号論理演算回路２４は、セレクタ２３で選
択されたデータに対して所定の演算処理を行い、誤り訂
正符号化する。

【００２２】タイミング発生回路２５は、セレクタ２３
で選択されたクロック信号およびフレーム信号に基づい
て符号論理演算回路２４でデータに冗長ビットを付加す
るタイミングを発生する。遅延回路２６は、セレクタ２
３で選択されたデータが分岐入力されており、このデー
タに対して所定時間の遅延を与える。

【００２３】送信データ出力端子２７は、３つの端子２
７ａ，２７ｂ，２７ｃよりなり、端子２７ａは第１のデ
ータを、端子２７ｂは第２のデータを、端子２７ｃはク
ロック信号をそれぞれ変調回路３へと出力するためのも
のである。

【００２４】誤り訂正復号器３０は、テストデータ出力
端子３１、受信データ入力端子３２、セレクタ（ＳＥ
Ｌ）３３、モードスイッチ（ＭＯＤＥ ＳＷ）３４、復
号論理演算回路（ＤＥＣ）３５、タイミング発生回路
（ＴＩＭ ＧＥＮ）３６、冗長ビット選択回路（ＰＡＬ
ＩＴＹ ＳＥＬ）３７および受信データ出力端子３８よ
り構成されている。

【００２５】受信データ入力端子３２は、３つの端子３
２ａ，３２ｂ，３２ｃよりなり、端子３２ａは第１のデ
ータを、端子３２ｂは第２のデータを、端子３２ｃはク
ロック信号をそれぞれ復調回路８から入力するためのも
のである。

【００２６】セレクタ３３は、誤り訂正符号器２０の符
号論理演算回路２４から出力されるデータおよびクロッ
ク信号と、受信データ入力端子３２に入力されるデータ
および信号とのいずれかを選択出力する。

【００２７】モードスイッチ３４は、通常モードと試験
モードとの切換えを行うためのものである。このモード
スイッチ３４で設定されているモード情報がセレクタ２
３，３３に与えられており、セレクタ２３，３３はモー
ド情報に応じて入力の選択を行う。復号論理演算回路３
５は、セレクタ３３で選択されたデータに対して所定の
演算処理を行い、誤り訂正符号を復号化する。

【００２８】タイミング発生回路３６は、セレクタ３３
で選択されたデータおよびクロック信号に基づいて、復
号論理演算回路３５での復号化処理のタイミングおよび
冗長ビット選択回路３７の切換えタイミングをそれぞれ
発生するとともに、フレーム信号を発生する。

【００２９】冗長ビット選択回路３７は、タイミング発
生回路３６で発生されたタイミングに基づいて、復号論
理演算回路３５が出力するデータおよび遅延回路２６が
出力するデータのいずれかを選択出力する。なおこの冗
長ビット選択回路３７は、復号化データが冗長ビット部
分である期間に選択制御が実行される。

【００３０】テストデータ出力端子３１は、４つの端子
３１ａ，３１ｂ，３１ｃ，３１ｄよりなり、端子３１
ａ，３１ｂは冗長ビット選択回路３７から出力される第
１のデータおよび第２データを、それぞれテストデータ
として出力するためのものである。端子３１ｃは復号論
理演算回路３５から出力されるクロック信号を、端子３
１ｄはタイミング発生回路３６で生成されたフレーム信
号をそれぞれ出力するためのものである。

【００３１】受信データ出力端子３８は、４つの端子３
８ａ，３８ｂ，３８ｃ，３８ｄよりなり、端子３８ａ，
３８ｂは冗長ビット選択回路３７から出力される第１の
データおよび第２データを、それぞれ受信データとして
受信ディジタル信号処理回路１０へと出力するためのも
のである。端子３８ｃは復号論理演算回路３５から出力
されるクロック信号を、端子３８ｄはタイミング発生回
路３６で生成されたフレーム信号をそれぞれ受信ディジ
タル信号処理回路１０へと出力するためのものである。

【００３２】次に以上のように構成された誤り訂正回路
の動作を機能試験に係る動作を中心に説明する。なお、
送信ディジタル信号処理回路１および送信ディジタル信
号処理回路１を介しての機能試験は従来と同様に行われ
るのでその説明は省略し、ここでは誤り訂正回路（誤り
訂正符号器２０，誤り訂正復号器３０）にてテストデー
タの入出力を行う場合を例示する。

【００３３】まずこのような機能試験を行う場合、誤り
訂正符号器２０のテストデータ入力端子２１に、所定の
テストデータを発生するテストデータ発生源（図示せ
ず）を接続するとともに、誤り訂正復号器３０のテスト
データ出力端子３１に測定器（図示せず）を接続する。

【００３４】さて、モードスイッチ３４にて通常モード
が指定されていれば、セレクタ２３は送信データ入力端
子２２を、またセレクタ３３は受信データ入力端子３２
をそれぞれ選択しており、当該誤り訂正回路での折り返
しは行わない状態となっている。

【００３５】一方、モードスイッチ３４にてテストモー
ドが指定されると、セレクタ２３はテストデータ入力端
子２１を選択する。従ってテストモード時には、テスト
データ発生源（図示せず）が発生するテストデータが選
択される。このように選択されたテストデータは、符号
論理演算回路２４で符号化され、冗長ビットが付加され
る。ただしこのときには、テストデータは冗長ビットを
挿入するための処理が送信ディジタル信号処理回路１に
よりなされていないので、図３に示すように元のデータ
の一部が冗長ビットで置き換えられることになる。また
符号論理演算回路２４から出力されるテストデータは、
図３に示すように入力テストデータに比較して符号論理
演算回路２４での遅延時間Ｔ１に亙り遅延している。

【００３６】このように誤り訂正符号化されたテストデ
ータは、誤り訂正復号器３０に直接与えられ、自己折り
返しがなされる。セレクタ３３はテストモード時には符
号論理演算回路２４の出力を選択しているので、誤り訂
正符号化されたテストデータは復号論理演算回路３５へ
と入力され、この復号論理演算回路３５にて誤り訂正符
号か復号化される。この復号論理演算回路３５から出力
されるテストデータは、図３に示すように符号論理演算
回路２４が出力するデータに比較して復号論理演算回路
３５での遅延時間Ｔ２に亙り遅延している。

【００３７】ところで誤り訂正符号器２０において、入
力テストデータは遅延回路２６に分岐入力され、所定時
間Ｔ３に亙り遅延される。所定時間Ｔ３は、符号論理演
算回路２４での遅延時間Ｔ１と復号論理演算回路３５で
の遅延時間Ｔ２との和である。かくして遅延回路２６か
ら出力されるテストデータは、図３に示すように復号論
理演算回路３５から出力されるテストデータに同期して
いる。

【００３８】さてタイミング発生回路３６は、セレクタ
３３から出力されているテストデータに基づき、図３に
示すようにセレクタ３３から冗長ビット部分が出力され
ている期間には「Ｈ」レベル、またそれ以外は「Ｌ」レ
ベルとなる切換信号を発生しており、これを冗長ビット
選択回路３７へと供給している。冗長ビット選択回路３
７は切換信号が「Ｌ」レベルであるときには符号論理演
算回路３５が出力するデータを選択出力し、切換信号が
「Ｈ」レベルであるときには遅延回路２６が出力するデ
ータを選択出力する。かくして冗長ビット選択回路３７
から出力されるデータは、図３に示すように符号論理演
算回路３５が出力するデータのうちの冗長ビット部分が
遅延回路２６が出力するデータに置き換えられる。な
お、図３では１系統のデータのみの状態の遷移を示して
いるが、各部では第１および第２のデータに対して同様
な処理がなされる。

【００３９】このように本実施例によれば、誤り訂正符
号器２０にて冗長ビットを付加するための処理を行わず
に冗長ビットを付加することによりテストデータが破損
しても、誤り訂正復号器３０では復号化後に、冗長ビッ
トの付加を行わなかったデータにより破損したデータを
補償するため、元のデータを再生することができる。従
って、復号化後のテストデータを元の状態に戻すことが
でき、誤りを正確に測定することが可能となる。かくし
て、送信ディジタル信号処理回路１および受信ディジタ
ル信号処理回路１０を介さずに、誤り訂正符号器２０お
よび誤り訂正復号器３０のみで折り返しによる機能試験
を行うことができ、異常の発生時において異常の発生箇
所の特定が容易となる。

【００４０】（第２実施例）さて、上記第１実施例によ
り図１にＲ５で示す折り返し経路での機能試験が行える
ようになるが、図１にＲ６，Ｒ７で示す折り返し経路で
の機能試験も行えるようになる。このような種々の折り
返し経路のそれぞれで機能試験を行うことにより、より
詳細な試験を行うことが可能となる。

【００４１】ところが、折り返し経路Ｒ６では変調回路
３および復調回路８が、さらに折り返し経路Ｒ７では送
信回路４、シフタ１１および受信回路７が経路中に介在
するため、これらの各部でのデータの遅延により前述の
構成であっては復号論理演算回路３５が出力するデータ
と遅延回路２６が出力するデータとが同期しなくなって
しまうおそれがある。このように復号論理演算回路３５
が出力するデータと遅延回路２６が出力するデータとが
同期しないと、復号化後のテストデータを元の状態に戻
すことができなくなってしまい、誤りを正確に測定する
ことができなくなる。

【００４２】以下、どの折り返し経路であっても復号論
理演算回路３５が出力するデータと遅延回路２６が出力
するデータとを同期させることができ、復号化後のテス
トデータを正確に元の状態に戻すことができるようにす
る変形実施例を説明する。

【００４３】図４は本実施例に係る誤り訂正回路の誤り
訂正符号器４０の構成を示すブロック図である。なお誤
り訂正復号器３０は前記実施例と同一であるので、図示
を省略する。また図２と同一部分には同一符号を付し、
その詳細な説明は省略する。

【００４４】ここで本実施例が特徴とするところは、遅
延回路２６の他に、２つの遅延回路（ＤＥＬＡＹ）４
１，４２を設け、これらの遅延回路２６，４１，４２の
それぞれが出力するデータのうちの１つをセレクタ（Ｓ
ＥＬ）４３により択一的に選択出力するようにした点で
ある。

【００４５】遅延回路４１，４２は、セレクタ２３によ
り選択されたデータを分岐入力し、このデータをそれぞ
れ異なる所定時間に亙り遅延させる。遅延回路４１にお
ける遅延時間は、符号論理演算回路２４、変調回路３、
復調回路８および復号論理演算回路３５のそれぞれで生
じる遅延時間の和である。また遅延回路４２における遅
延時間は、符号論理演算回路２４、変調回路３、送信回
路４、シフタ１１、受信回路７、復調回路８および復号
論理演算回路３５のそれぞれで生じる遅延時間の和であ
る。セレクタ４３は、モードスイッチ３４の設定状態に
応じて遅延回路２６，４１，４２のうちのいずれかを選
択する。

【００４６】この構成によれば、折り返し経路に応じて
遅延回路２６，４１，４２がセレクタ４３により切り換
えられ、遅延時間が変えられる。すなわち、折り返し経
路Ｒ５による機能試験を行う場合には、セレクタ４３は
遅延回路２６を選択し、テストデータに対して符号論理
演算回路２４および復号論理演算回路３５で生じる遅延
時間に亙る遅延を与える。また折り返し経路Ｒ６による
機能試験を行う場合には、セレクタ４３は遅延回路４１
を選択し、テストデータに対して符号論理演算回路２
４、変調回路３、復調回路８および復号論理演算回路３
５で生じる遅延時間に亙る遅延を与える。さらに折り返
し経路Ｒ７による機能試験を行う場合には、セレクタ４
３は遅延回路４２を選択し、テストデータに対して符号
論理演算回路２４、変調回路３、送信回路４、シフタ１
１、受信回路７、復調回路８および復号論理演算回路３
５で生じる遅延時間に亙る遅延を与える。

【００４７】かくして本実施例によれば、折り返し経路
Ｒ５〜Ｒ７のいずれの場合でも、冗長ビット選択回路３
７へ入力される２つのデータを同期させることができ
る。これにより、図１中のＲ１〜Ｒ７の各折り返し経路
を自由にとることができ、詳細に機能試験を行うことが
できる。

【００４８】なお本発明は上記各実施例に限定されるも
のではない。例えば遅延回路２６，４２，４３での遅延
時間は、符号論理演算回路２４および復号論理演算回路
３５での遅延時間、符号論理演算回路２４、変調回路
３、復調回路８および復号論理演算回路３５での遅延時
間、あるいは符号論理演算回路２４、変調回路３、送信
回路４、シフタ１１、受信回路７、復調回路８および復
号論理演算回路３５での遅延時間に設定しているが、折
り返し経路が同一であっても他に遅延要素が含まれてい
れば、それに応じて変更設定される。また前記第２実施
例では、３つの遅延回路２６，４２，４３を設けている
が、遅延回路の数は任意であって良い。このほか、本発
明の要旨を逸脱しない範囲で種々の変形実施が可能であ
る。

【００４９】

【発明の効果】第１の発明は、例えば符号論理演算回路
などの符号化手段へ入力されるデータが分岐入力され、
当該データを所定時間に亙り遅延する例えば遅延回路な
どの遅延手段と、前記符号化手段で誤り訂正符号化され
た符号化データを必要に応じて例えば復号論理演算回路
などの復号化手段へ供給する例えばセレクタなどの供給
手段とを備え、例えばタイミング発生回路などの制御手
段により、前記選択手段に入力されている復号化データ
が冗長ビット部分である期間に、前記遅延データを選択
するよう前記選択手段を制御するようにした。

【００５０】また第２の発明は、第１の発明における遅
延手段を例えば３つの遅延回路とこれらを選択するセレ
クタとから構成し、それぞれ異なる複数種類の所定時間
のうちの指定された時間に亙りデータを遅延するように
した。

【００５１】これらにより、冗長ビットを付加するため
の領域を作成する速度変換などの処理を行わなくても冗
長ビットの付加およびデータの元の状態への再生を行う
ことができ、これによりテストデータを直接的に入出力
することができる。かくして単独で機能試験を行うこと
が可能で、異常の発生箇所を容易に特定することを可能
とすることができる誤り訂正回路となる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る誤り訂正回路を適用
して構成されたディジタル無線装置の概略構成を示すブ
ロック図。

【図２】図１中の誤り訂正符号器２０および誤り訂正復
号器３０の詳細構成を示すブロック図。

【図３】図２中の各部におけるデータの状態遷移を示す
図。

【図４】本発明の第２実施例に係る誤り訂正回路におけ
る誤り訂正符号器の詳細構成を示すブロック図。

【図５】従来技術を説明する図。

【符号の説明】

１…送信ディジタル信号処理回路 ３…変調回路 ４…送信回路 ５…高周波切替回
路 ６…アンテナ ７…受信回路 ８…復調回路 １０…受信ディジタ
ル信号処理回路 １１…シフタ ２０…誤り訂正符
号器 ２１…テストデータ入力端子 ２２…送信データ
入力端子 ２３…セレクタ ２４…符号論理演
算回路 ２５…タイミング発生回路 ２６…遅延回路 ２７…送信データ出力端子 ３０…誤り訂正復
号器 ３１…テストデータ出力端子 ３２…受信データ
入力端子 ３３…セレクタ ３４…モードスイ
ッチ ３５…復号論理演算回路 ３６…タイミング
発生回路 ３７…冗長ビット選択回路 ３８…受信データ
出力端子 ４０…誤り訂正符号器 ４１…遅延回路 ４２…遅延回路 ４３…セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅木 雅彦 東京都日野市旭が丘３丁目１番地の１ 東 芝エー・ブイ・イー株式会社日野事業所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力されたデータに対して誤り訂正符号
   化を行う符号化手段と、 誤り訂正符号化のなされた符号化データを復号化する復
   号化手段とを有した誤り訂正回路において、 前記符号化手段へ入力されるデータが分岐入力され、当
   該データを所定時間に亙り遅延する遅延手段と、 前記符号化手段で誤り訂正符号化された符号化データを
   必要に応じて前記復号化手段へ供給する供給手段と、 前記復号化手段により復号化された復号化データおよび
   前記遅延手段により遅延された遅延データのいずれかを
   選択出力する選択手段と、 この選択手段に入力されている復号化データが冗長ビッ
   ト部分である期間に、前記遅延データを選択するよう前
   記選択手段を制御する制御手段とを具備したことを特徴
   とする誤り訂正回路。
2. 【請求項２】遅延手段は、それぞれ異なる複数種類の所
   定時間のうちの指定された時間に亙りデータを遅延する
   ことを特徴とする請求項１に記載の誤り訂正回路。