JP2830886B2

JP2830886B2 - Ａｄｐｃｍ符復号化装置

Info

Publication number: JP2830886B2
Application number: JP26812092A
Authority: JP
Inventors: 良信中西
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1992-09-10
Filing date: 1992-09-10
Publication date: 1998-12-02
Anticipated expiration: 2013-12-02
Also published as: JPH0697840A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は音声信号をＰＣＭ（Ｐｕ
ｌｓｅＣｏｄｅＭｏｄｕｌａｔｉｏｎ）符号のディ
ジタル信号（ＰＣＭ信号）に変換し、さらにＡＤＰＣＭ
（ＡｄａｐｔｉｖｅＤｉｆｆｅｒｅｎｔｉａｌＰＣ
Ｍ）符号化してＰＣＭ符号より低速のディジタル信号
（ＡＤＰＣＭ信号）に変換するＡＤＰＣＭ符号化装置お
よびその逆変換をするＡＤＰＣＭ復号化装置に関し、特
にフレーム同期信号の送受を必要としないＡＤＰＣＭ符
復号化装置に関する。

【０００２】

【従来の技術】従来、この種のＡＤＰＣＭ符復号化装置
は、図３に示すように、送信側に、タイミングクロック
発生回路１０と、ＡＤＰＣＭ符号化回路２０とを有し、
受信側に、タイミングクロック発生回路３０と、ＡＤＰ
ＣＭ復号化回路４０とを有して構成されていた。

【０００３】図４を参照すると、ＰＣＭ信号１０１は、
１サンプル値を８ビットで符号化したＰＣＭ符号であ
り、ＡＤＰＣＭ符号化回路２０は、ＰＣＭ信号１０１の
８ビットを１サンプル値としてＡＤＰＣＭ符号化する。
そのために、タイミングクロック信号（以下、単にクロ
ック信号という）１０２（６４ｋＨｚ）および同期フレ
ーム信号１０３（８ｋＨｚ）が必要となる。さらに、Ａ
ＤＰＣＭ符号化回路２０は、４ビットのＡＤＰＣＭ符号
に変換されたＡＤＰＣＭ信号１０５を出力するために、
クロック信号１０４（３２ｋＨｚ）が必要となる。

【０００４】また、ＡＤＰＣＭ復号化回路４０は、４ビ
ットのＡＤＰＣＭ符号から８ビットのＰＣＭ符号に変換
するために、クロック信号１０６（３２ｋＨｚ），同期
フレーム信号１０７（８ｋＨｚ）およびクロック信号１
０８（６４ｋＨｚ）が必要となる。ただし、これらの信
号１０６〜１０８は、クロック信号１０４（３２ｋＨ
ｚ）および同期フレーム信号１０３（８ｋＨｚ）に同期
した信号である。

【０００５】次に、このように構成された従来のＡＤＰ
ＣＭ符復号化装置の動作について説明する。

【０００６】送信側では、入力端子１から音声信号をＰ
ＣＭ符号化したＰＣＭ信号１０１（８ビット符号）をタ
イミングクロック発生回路１０からのクロック信号１０
２（６４ｋＨｚ）および同期フレーム信号１０３（８ｋ
Ｈｚ）に同期させてＡＤＰＣＭ符号化回路２０に入力す
る。

【０００７】ＡＤＰＣＭ符号化回路２０は、入力したＰ
ＣＭ信号１０１（８ビット符号）をＡＤＰＣＭ信号１０
５（４ビット符号）に変換して、タイミングクロック発
生回路１０からのクロック信号１０４（３２ｋＨｚ）お
よび同期フレーム信号１０３（８ｋＨｚ）に同期させて
出力端子２から伝送路に出力する。さらに、ＡＤＰＣＭ
符号化回路２０は、クロック信号１０４（３２ｋＨｚ）
および同期フレーム信号１０３（８ｋＨｚ）をそれぞれ
出力端子３および４から伝送路に出力する。

【０００８】受信側では、入力端子５から入力したＡＤ
ＰＣＭ信号１０５（４ビット符号）を入力端子６および
７から入力したクロック信号１０４（３２ｋＨｚ）およ
び同期フレーム信号１０３（８ｋＨｚ）に同期したタイ
ミングクロック発生回路３０からのクロック信号１０６
（３２ｋＨｚ）および同期フレーム信号１０７（８ｋＨ
ｚ）に同期させてＡＤＰＣＭ復号化回路４０に入力す
る。

【０００９】ＡＤＰＣＭ復号化回路４０は、入力したＡ
ＤＰＣＭ信号１０５（４ビット符号）をＰＣＭ信号１０
９（８ビット符号）に変換して、タイミングクロック発
生回路３０からのクロック信号１０８（６４ｋＨｚ）お
よび同期フレーム信号１０７（８ｋＨｚ）に同期させて
出力端子８から出力する。

【００１０】

【発明が解決しようとする課題】上述した従来のＡＤＰ
ＣＭ符復号化装置は、送信側から同期フレーム信号を受
信側に伝送しなければ受信側のＡＤＰＣＭ復号化回路に
てＡＤＰＣＭ符号をＰＣＭ符号に正常に変換できなかっ
たので、同期フレーム信号を伝送できない伝送路では使
用できないという欠点がある。

【００１１】本発明の目的は、上述の点に鑑み、送信側
から同期フレーム信号を送出しなくても受信側でＡＤＰ
ＣＭ信号からＰＣＭ信号を正しく再生できるようにした
ＡＤＰＣＭ符復号化装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明のＡＤＰＣＭ符復
号化装置は、送信側では、入力してきたＰＣＭ信号をＡ
ＤＰＣＭ信号に変換して伝送路に送出する第１のＡＤＰ
ＣＭ符号化回路と、この第１のＡＤＰＣＭ符号化回路を
動作させるタイミングクロック信号および同期フレーム
信号を発生し前記第１のＡＤＰＣＭ符号化回路に供給す
ると同時にタイミングクロック信号を伝送路に送出する
第１のタイミングクロック発生回路とを有し、受信側で
は、伝送路から送出されてきたＡＤＰＣＭ信号をＮ（０
≦Ｎ＜（ＡＤＰＣＭ符号のビット数）の整数）ビット遅
延させる遅延量可変形シフトレジスタと、この遅延量可
変形シフトレジスタから出力されたＡＤＰＣＭ信号をＰ
ＣＭ信号に変換するＡＤＰＣＭ復号化回路と、このＡＤ
ＰＣＭ復号化回路により復号化されたＰＣＭ信号を再び
ＡＤＰＣＭ信号に変換する第２のＡＤＰＣＭ符号化回路
と、前記遅延量可変形シフトレジスタから出力されたＡ
ＤＰＣＭ信号と前記第２のＡＤＰＣＭ符号化回路から出
力されたＡＤＰＣＭ信号との差分信号の平均パワーを求
め、その差分信号の平均パワーが最小となるように前記
遅延量可変形シフトレジスタの遅延量を制御するＡＤＰ
ＣＭ符号差分パワー検出回路と、伝送路から送出されて
きたタイミングクロック信号に同期したタイミングクロ
ック信号および同期フレーム信号を発生させて前記遅延
量可変形シフトレジスタ，前記ＡＤＰＣＭ復号化回路，
前記第２のＡＤＰＣＭ符号化回路および前記ＡＤＰＣＭ
符号差分パワー検出回路に供給する第２のタイミングク
ロック発生回路とを有する。

【００１３】

【作用】本発明のＡＤＰＣＭ符復号化装置では、送信側
で、第１のＡＤＰＣＭ符号化回路が入力してきたＰＣＭ
信号をＡＤＰＣＭ信号に変換して伝送路に送出し、第１
のタイミングクロック発生回路が第１のＡＤＰＣＭ符号
化回路を動作させるタイミングクロック信号および同期
フレーム信号を発生し第１のＡＤＰＣＭ符号化回路に供
給すると同時にタイミングクロック信号を伝送路に送出
し、受信側で、遅延量可変形シフトレジスタが伝送路か
ら送出されてきたＡＤＰＣＭ信号をＮ（０≦Ｎ＜（ＡＤ
ＰＣＭ符号のビット数）の整数）ビット遅延させ、ＡＤ
ＰＣＭ復号化回路が遅延量可変形シフトレジスタから出
力されたＡＤＰＣＭ信号をＰＣＭ信号に変換し、第２の
ＡＤＰＣＭ符号化回路がＡＤＰＣＭ復号化回路により復
号化されたＰＣＭ信号を再びＡＤＰＣＭ信号に変換し、
ＡＤＰＣＭ符号差分パワー検出回路が遅延量可変形シフ
トレジスタから出力されたＡＤＰＣＭ信号と第２のＡＤ
ＰＣＭ符号化回路から出力されたＡＤＰＣＭ信号との差
分信号の平均パワーを求め、その差分信号の平均パワー
が最小となるように遅延量可変形シフトレジスタの遅延
量を制御し、第２のタイミングクロック発生回路が伝送
路から送出されてきたタイミングクロック信号に同期し
たタイミングクロック信号および同期フレーム信号を発
生させて遅延量可変形シフトレジスタ，ＡＤＰＣＭ復号
化回路，第２のＡＤＰＣＭ符号化回路およびＡＤＰＣＭ
符号差分パワー検出回路に供給する。

【００１４】

【実施例】次に、本発明について図面を参照して詳細に
説明する。

【００１５】図１は、本発明の一実施例に係るＡＤＰＣ
Ｍ符復号化装置の構成を示す回路ブロック図である。本
実施例のＡＤＰＣＭ符復号化装置は、受信側に、タイミ
ングクロック発生回路１０と、ＡＤＰＣＭ符号化回路２
０とを有し、送信側に、ＡＤＰＣＭ復号化回路４０と、
遅延量可変形シフトレジスタ５０と、タイミングクロッ
ク発生回路６０と、ＡＤＰＣＭ符号化回路７０と、ＡＤ
ＰＣＭ符号差分パワー検出回路８０とを有して構成され
ている。なお、図３に示した従来のＡＤＰＣＭ符復号化
装置における回路等と同等の回路等には、同一符号を付
して示す。

【００１６】タイミングクロック発生回路１０は、クロ
ック信号１０２（６４ｋＨｚ），同期フレーム信号１０
３（８ｋＨｚ）およびクロック信号１０４（３２ｋＨ
ｚ）を発生する。

【００１７】ＡＤＰＣＭ符号化回路２０は、ＰＣＭ信号
１０１（８ビット符号）をクロック信号１０２（６４ｋ
Ｈｚ）および同期フレーム信号１０３（８ｋＨｚ）に同
期して入力し、ＡＤＰＣＭ信号１０５（４ビット符号）
に変換してクロック信号１０４（３２ｋＨｚ）および同
期フレーム信号１０３（８ｋＨｚ）に同期して出力す
る。

【００１８】タイミングクロック発生回路６０は、クロ
ック信号（３２ｋＨｚ）１０４に同期したクロック信号
１０６（３２ｋＨｚ），同期フレーム信号１０７（８ｋ
Ｈｚ）およびクロック信号１０８（６４ｋＨｚ）を発生
する。なお、同期フレーム信号１０７（８ｋＨｚ）は、
クロック信号１０４（３２ｋＨｚ）を分周して生成され
るので、そのタイミングは送信側の同期フレーム信号１
０３（８ｋＨｚ）とは異なるのが一般的である。

【００１９】遅延量可変形シフトレジスタ５０は、ＡＤ
ＰＣＭ信号１０５（４ビット符号）をクロック信号１０
６（３２ｋＨｚ）に同期して入力し、Ｎ（０≦Ｎ＜４の
整数）ビット遅延させてＡＤＰＣＭ信号１１１（４ビッ
ト符号）として出力する。遅延量Ｎの値は、ＡＤＰＣＭ
符号差分パワー検出回路８０からの制御信号１１０の値
により決まる。

【００２０】ＡＤＰＣＭ復号化回路４０は、ＡＤＰＣＭ
信号１１１（４ビット符号）をクロック信号１０６（３
２ｋＨｚ）および同期フレーム信号１０７（８ｋＨｚ）
に同期して入力し、ＰＣＭ信号１０９（８ビット符号）
に変換してクロック信号１０８（６４ｋＨｚ）および同
期フレーム信号１０７（８ｋＨｚ）に同期して出力す
る。

【００２１】ＡＤＰＣＭ符号化回路７０は、ＰＣＭ信号
１０９（８ビット符号）をクロック信号１０８（６４ｋ
Ｈｚ）および同期フレーム信号１０７（８ｋＨｚ）に同
期して入力し、ＡＤＰＣＭ信号１１２（４ビット符号）
に変換してクロック信号１０６（３２ｋＨｚ）および同
期フレーム信号１０７（８ｋＨｚ）に同期して出力す
る。

【００２２】ＡＤＰＣＭ符号差分パワー検出回路８０
は、遅延量可変形シフトレジスタ５０から出力されるＡ
ＤＰＣＭ信号１１１（４ビット符号）とＡＤＰＣＭ符号
化回路７０から出力されるＡＤＰＣＭ信号１１２（４ビ
ット符号）との差分信号の平均パワーを求め、その差分
信号の平均パワーが最小となるような制御信号１１０を
出力して遅延量可変形シフトレジスタ５０の遅延量Ｎを
制御する。なお、ＡＤＰＣＭ信号１１１（４ビット符
号）とＡＤＰＣＭ信号１１２（４ビット符号）との位相
の相違、すなわちＡＤＰＣＭ信号１１１（４ビット符
号）に対してＡＤＰＣＭ復号化回路４０およびＡＤＰＣ
Ｍ符号化回路７０内で生じるＡＤＰＣＭ信号１１２（４
ビット符号）の遅れは、ＡＤＰＣＭ符号差分パワー検出
回路８０内で補償されるものとする。また、差分信号の
平均パワーを検出する時間は、ＡＤＰＣＭ復号化回路４
０とＡＤＰＣＭ符号化回路７０とが収束する時間にも依
存する。ＡＤＰＣＭ符号差分パワー検出回路８０におい
てＡＤＰＣＭ信号１１１（４ビット符号）とＡＤＰＣＭ
信号１１２（４ビット符号）との差分信号の平均パワー
を検出するのは、ＡＤＰＣＭ復号化回路４０に入力され
るＡＤＰＣＭ信号１１１における４ビットのＡＤＰＣＭ
符号のＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉ
ｔ）と同期フレーム信号１０７（８ｋＨｚ）の立上りと
の同期を検出するためであり、両者の同期がとれていれ
ば、ＡＤＰＣＭ復号化回路４０により正しいＰＣＭ信号
１０９（８ビット符号）が再生され、ＡＤＰＣＭ符号化
回路７０によりＡＤＰＣＭ信号１１１（４ビット符号）
とほぼ一致するＡＤＰＣＭ信号１１２（４ビット符号）
が生成されて差分信号の平均パワーが最小になるはずだ
からである。

【００２３】図２を参照すると、入力端子１に入力する
ＰＣＭ信号１０１は、１サンプルあたりＭＳＢからＬＳ
Ｂ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）の
８ビットで入力する。ＡＤＰＣＭ符号化回路２０は、ク
ロック信号（６４ｋＨｚ）１０２，同期フレーム信号
（８ｋＨｚ）１０３およびクロック信号（３２ｋＨｚ）
１０４で動作して、１サンプルあたりＭＳＢからＬＳＢ
の４ビットのＡＤＰＣＭ信号１０５を出力する。ＰＣＭ
信号１０１における８ビットのＰＣＭ符号のＭＳＢと同
期フレーム信号１０３（８ｋＨｚ）の立上りとが図２の
ように同期しているときに、ＰＣＭ信号１０１（ＭＳＢ
からＬＳＢの８ビット）がＡＤＰＣＭ符号化回路２０に
正しく入力され、ＡＤＰＣＭ信号１０５（ＭＳＢからＬ
ＳＢの４ビット）が正しく出力される。

【００２４】クロック信号（３２ｋＨｚ）１０６，同期
フレーム信号（８ｋＨｚ）１０７およびクロック信号
（６４ｋＨｚ）１０８は、それぞれクロック信号１０４
（３２ｋＨｚ）に同期した信号である。ただし、同期フ
レーム信号１０７（８ｋＨｚ）のタイミングは、送信側
の同期フレーム信号１０３（８ｋＨｚ）と異なるのが一
般的であり、図２では、同期フレーム信号１０７と同期
フレーム信号１０３とが３２ｋＨｚで３ビット相当ずれ
た場合を示す。

【００２５】次に、このように構成された本実施例のＡ
ＤＰＣＭ符復号化装置の動作について説明する。

【００２６】送信側では、ＡＤＰＣＭ符号化回路２０
は、入力端子１から音声信号をＰＣＭ符号化したＰＣＭ
信号１０１（８ビット符号）をタイミングクロック発生
回路１０からのクロック信号１０２（６４ｋＨｚ）およ
び同期フレーム信号１０３（８ｋＨｚ）に同期させて入
力し、入力したＰＣＭ信号１０１（８ビット符号）をＡ
ＤＰＣＭ信号１０５（４ビット符号）に変換して、タイ
ミングクロック発生回路１０からのクロック信号１０４
（３２ｋＨｚ）および同期フレーム信号１０３（８ｋＨ
ｚ）に同期させて出力端子２から伝送路に出力する。

【００２７】また、タイミングクロック発生回路１０
は、クロック信号１０４（３２ｋＨｚ）を出力端子３か
ら伝送路に出力する。

【００２８】受信側では、タイミングクロック発生回路
６０は、伝送路から入力端子６に入力したクロック信号
１０４（３２ｋＨｚ）を入力し、クロック信号１０４
（３２ｋＨｚ）に同期してクロック信号１０６（３２ｋ
Ｈｚ），同期フレーム信号１０７（８ｋＨｚ）およびク
ロック信号１０８（６４ｋＨｚ）を発生させ、遅延量可
変形シフトレジスタ５０，ＡＤＰＣＭ復号化回路４０，
ＡＤＰＣＭ符号化回路７０およびＡＤＰＣＭ符号差分パ
ワー検出回路８０に供給する。

【００２９】また、遅延量可変形シフトレジスタ５０
は、伝送路から入力端子５に入力したＡＤＰＣＭ信号１
０５（４ビット符号）をクロック信号１０６（３２ｋＨ
ｚ）に同期して入力し、ＡＤＰＣＭ符号差分パワー検出
回路８０からの制御信号１１０の値に応じたＮ（０≦Ｎ
＜４の整数）ビットだけ遅延させてＡＤＰＣＭ信号１１
１（４ビット符号）としてＡＤＰＣＭ復号化回路４０お
よびＡＤＰＣＭ符号差分パワー検出回路８０に出力す
る。

【００３０】ＡＤＰＣＭ復号化回路４０は、遅延量可変
形シフトレジスタ５０により遅延されたＡＤＰＣＭ信号
１１１（４ビット符号）をタイミングクロック発生回路
６０からのクロック信号１０６（３２ｋＨｚ）および同
期フレーム信号１０７（８ｋＨｚ）に同期して入力し、
ＰＣＭ信号１０９（８ビット符号）に変換してタイミン
グクロック発生回路６０からのクロック信号１０８（６
４ｋＨｚ）および同期フレーム信号１０７（８ｋＨｚ）
に同期させて出力端子８およびＡＤＰＣＭ符号化回路７
０に出力する。

【００３１】いま、ＡＤＰＣＭ復号化回路４０に入力す
るＡＤＰＣＭ信号１１１における４ビットのＡＤＰＣＭ
符号のＭＳＢと同期フレーム信号１０７（８ｋＨｚ）の
立上りとが同期していないとすると、ＰＣＭ信号１０９
（８ビット符号）は正しく再生できていない。

【００３２】例えば、図２のタイミングチャートで、Ａ
ＤＰＣＭ信号１０５（４ビット符号）を遅延させること
なしにそのままＡＤＰＣＭ復号化回路４０に入力させる
と、同期フレーム信号１０７（８ｋＨｚ）との関係か
ら、ＡＤＰＣＭ信号１０５（４ビット符号）のＬＳＢ，
ＭＳＢ，２および３をそれぞれＭＳＢ，２，３およびＬ
ＳＢと見なして処理するため、ＰＣＭ信号１０９（ＭＳ
ＢからＬＳＢの８ビット）は正しい信号にはならない。

【００３３】ＡＤＰＣＭ符号化回路７０は、ＡＤＰＣＭ
復号化回路４０により復号化されたＰＣＭ信号１０９
（８ビット符号）をタイミングクロック発生回路６０か
らのクロック信号１０８（６４ｋＨｚ）および同期フレ
ーム信号１０７（８ｋＨｚ）に同期して入力し、再びＡ
ＤＰＣＭ信号１１２（４ビット符号）に変換してタイミ
ングクロック発生回路６０からのクロック信号１０６
（３２ｋＨｚ）および同期フレーム信号１０７（８ｋＨ
ｚ）に同期させてＡＤＰＣＭ符号差分パワー検出回路８
０に出力する。

【００３４】いま、正しくないＰＣＭ信号１０９（８ビ
ット符号）をＡＤＰＣＭ符号化回路７０にてＡＤＰＣＭ
信号１１２（４ビット符号）に変換しても、入力したＡ
ＤＰＣＭ信号１１１（４ビット符号）とは異なるＡＤＰ
ＣＭ信号１１２（４ビット符号）になる。

【００３５】ＡＤＰＣＭ符号差分パワー検出回路８０
は、遅延量可変形シフトレジスタ５０から出力されたＡ
ＤＰＣＭ信号１１１（４ビット符号）とＡＤＰＣＭ符号
化回路７０から出力されたＡＤＰＣＭ信号１１２（４ビ
ット符号）とをタイミングクロック発生回路６０からの
クロック信号１０６（３２ｋＨｚ）および同期フレーム
信号１０７（８ｋＨｚ）に同期して入力し、ＡＤＰＣＭ
信号１１１（４ビット符号）とＡＤＰＣＭ信号１１２
（４ビット符号）との差分信号をとり、制御信号１１０
の値を０から３まで変えてそれぞれの差分信号の平均パ
ワー（例えば、差分信号の２乗の総和の平均）を求め
る。正しいＰＣＭ信号１０９（８ビット符号）をＡＤＰ
ＣＭ信号１１２（４ビット符号）に変換したとすると、
入力したＡＤＰＣＭ信号１１１（４ビット符号）とほと
んど同じＡＤＰＣＭ信号１１２（４ビット符号）が得ら
れるため、ＡＤＰＣＭ信号１１１（４ビット符号）とＡ
ＤＰＣＭ信号１１２（４ビット符号）との差分信号の平
均パワーは最小となる。ＡＤＰＣＭ符号差分パワー検出
回路８０は、差分信号の平均パワーが最小のときの制御
信号１１０の値を連続して出力する。

【００３６】例えば、図２のタイミングチャートでは、
ＡＤＰＣＭ符号差分パワー検出回路８０は、ＡＤＰＣＭ
信号１１２（４ビット符号）とＡＤＰＣＭ信号１１１
（４ビット符号）との差分信号の平均パワーが最小のと
きの値３を制御信号１１０として遅延量可変形シフトレ
ジスタ５０に出力する。

【００３７】遅延量可変形シフトレジスタ５０は、差分
信号の平均パワーが最小のときの制御信号１１０を受け
ると、その値に応じてＡＤＰＣＭ信号１０５（４ビット
符号）を遅延させてＡＤＰＣＭ信号１１１（４ビット符
号）として出力する。この結果、ＡＤＰＣＭ信号１１１
における４ビットのＡＤＰＣＭ符号のＭＳＢと同期フレ
ーム信号１０７（８ｋＨｚ）の立上りとの同期がとれ
る。

【００３８】ＡＤＰＣＭ復号化回路４０は、１サンプル
あたりＭＳＢからＬＳＢの４ビットの正しいＡＤＰＣＭ
信号１１１を入力して正しいＰＣＭ信号１０９（８ビッ
ト符号）を再生して出力端子８に出力する。

【００３９】例えば、図２のタイミングチャートで、遅
延量可変形シフトレジスタ５０によってＡＤＰＣＭ信号
１０５（４ビット符号）を３ビット遅延させてＡＤＰＣ
Ｍ復号化回路４０に入力させると、ＭＳＢ，２，３およ
びＬＳＢを正しく処理するため、ＰＣＭ信号１０９（８
ビット符号）は正しい信号になる。

【００４０】ＡＤＰＣＭ符号差分パワー検出回路８０
は、差分信号の平均パワーが再び大きくなったならば、
もう一度制御信号１１０の値を０から３まで変えて同じ
動作を繰り返し行う。

【００４１】

【発明の効果】以上説明したように本発明は、ＡＤＰＣ
Ｍ復号化回路に入力してきたＡＤＰＣＭ信号をＰＣＭ信
号に復号化し、再びＡＤＰＣＭ符号化回路にてＡＤＰＣ
Ｍ信号に符号化して、入力したＡＤＰＣＭ信号と再生さ
れたＡＤＰＣＭ信号との差分信号の平均パワーを検出し
て、その値が最小になるように、伝送路から入力してき
たＡＤＰＣＭ信号を遅延させてＡＤＰＣＭ復号化回路に
入力することにより、同期フレーム信号を送信側から送
出してもらわなくても受信側でＡＤＰＣＭ信号から正し
いＰＣＭ信号を再生できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＡＤＰＣＭ符復号化装
置の構成を示す回路ブロック図である。

【図２】本実施例のＡＤＰＣＭ符復号化装置のタイミン
グチャートを示す図である。

【図３】従来のＡＤＰＣＭ符復号化装置の構成を示す回
路ブロック図である。

【図４】従来のＡＤＰＣＭ符復号化装置のタイミングチ
ャートを示す図である。

【符号の説明】

１，５，６入力端子２，３，８出力端子１０タイミングクロック発生回路（第１のタイミング
クロック発生回路）２０ＡＤＰＣＭ符号化回路（第１のＡＤＰＣＭ符号化
回路）４０ＡＤＰＣＭ復号化回路５０遅延量可変形シフトレジスタ６０タイミングクロック発生回路（第２のタイミング
クロック発生回路）７０ＡＤＰＣＭ符号化回路（第２のＡＤＰＣＭ符号化
回路）８０ＡＤＰＣＭ符号差分パワー検出回路１０１ＰＣＭ信号１０２クロック信号１０３同期フレーム信号１０４クロック信号１０５ＡＤＰＣＭ信号１０６クロック信号１０７同期フレーム信号１０８クロック信号１０９ＰＣＭ信号１１０制御信号１１１ＡＤＰＣＭ信号１１２ＡＤＰＣＭ信号

Claims

(57)【特許請求の範囲】

【請求項１】送信側では、入力してきたＰＣＭ信号を
ＡＤＰＣＭ信号に変換して伝送路に送出する第１のＡＤ
ＰＣＭ符号化回路と、この第１のＡＤＰＣＭ符号化回路
を動作させるタイミングクロック信号および同期フレー
ム信号を発生し前記第１のＡＤＰＣＭ符号化回路に供給
すると同時にタイミングクロック信号を伝送路に送出す
る第１のタイミングクロック発生回路とを有し、受信側では、伝送路から送出されてきたＡＤＰＣＭ信号
をＮ（０≦Ｎ＜（ＡＤＰＣＭ符号のビット数）の整数）
ビット遅延させる遅延量可変形シフトレジスタと、この
遅延量可変形シフトレジスタから出力されたＡＤＰＣＭ
信号をＰＣＭ信号に変換するＡＤＰＣＭ復号化回路と、
このＡＤＰＣＭ復号化回路により復号化されたＰＣＭ信
号を再びＡＤＰＣＭ信号に変換する第２のＡＤＰＣＭ符
号化回路と、前記遅延量可変形シフトレジスタから出力
されたＡＤＰＣＭ信号と前記第２のＡＤＰＣＭ符号化回
路から出力されたＡＤＰＣＭ信号との差分信号の平均パ
ワーを求め、その差分信号の平均パワーが最小となるよ
うに前記遅延量可変形シフトレジスタの遅延量を制御す
るＡＤＰＣＭ符号差分パワー検出回路と、伝送路から送
出されてきたタイミングクロック信号に同期したタイミ
ングクロック信号および同期フレーム信号を発生させて
前記遅延量可変形シフトレジスタ，前記ＡＤＰＣＭ復号
化回路，前記第２のＡＤＰＣＭ符号化回路および前記Ａ
ＤＰＣＭ符号差分パワー検出回路に供給する第２のタイ
ミングクロック発生回路とを有することを特徴とするＡ
ＤＰＣＭ符復号化装置。