JPH0653508A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0653508A JPH0653508A JP6219493A JP6219493A JPH0653508A JP H0653508 A JPH0653508 A JP H0653508A JP 6219493 A JP6219493 A JP 6219493A JP 6219493 A JP6219493 A JP 6219493A JP H0653508 A JPH0653508 A JP H0653508A
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- insulating film
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- insulating
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Abstract
(57)【要約】 （修正有）
【目的】 ソース・ドレイン電極間の短絡の無い薄膜ト
ランジスタを提供する。 【構成】 絶縁性基板上に形成されるゲート電極２と、
ゲート電極を覆って形成されるゲート絶縁膜３と、ゲー
ト絶縁膜上に形成され、ゲート電極の上に位置する第１
の半導体膜４と、第１の半導体膜上に形成され、複数の
絶縁膜層からなる多層絶縁膜と５，６、上記第１の半導
体膜及び多層絶縁膜を覆い、所定の間隙をもって形成さ
れるソース電極８及びドレイン電極９とからなり、上記
多層絶縁膜を構成する複数の絶縁膜層は、最上部にある
絶縁膜層に比べてそれ以下の絶縁膜層のエッチング速度
が小さいことを特徴とする。
ランジスタを提供する。 【構成】 絶縁性基板上に形成されるゲート電極２と、
ゲート電極を覆って形成されるゲート絶縁膜３と、ゲー
ト絶縁膜上に形成され、ゲート電極の上に位置する第１
の半導体膜４と、第１の半導体膜上に形成され、複数の
絶縁膜層からなる多層絶縁膜と５，６、上記第１の半導
体膜及び多層絶縁膜を覆い、所定の間隙をもって形成さ
れるソース電極８及びドレイン電極９とからなり、上記
多層絶縁膜を構成する複数の絶縁膜層は、最上部にある
絶縁膜層に比べてそれ以下の絶縁膜層のエッチング速度
が小さいことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型の薄膜トラ
ンジスタ（以下、ＴＦＴと略す）の構造に関し、より詳
細には、アモルファスシリコンを半導体膜に用いたＴＦ
Ｔにおいて、ソース・ドレイン電極間の短絡の発生の少
ないＴＦＴに関する。
ンジスタ（以下、ＴＦＴと略す）の構造に関し、より詳
細には、アモルファスシリコンを半導体膜に用いたＴＦ
Ｔにおいて、ソース・ドレイン電極間の短絡の発生の少
ないＴＦＴに関する。
【０００２】
【従来の技術】まず最初に、従来の電界効果型のＴＦＴ
の構造について述べる。図９は、従来のＴＦＴの構造を
示す断面図である。このＴＦＴにおいては、絶縁基板３
１の上にゲート電極３２を形成し、さらにこのゲート電
極３２をゲート絶縁膜３３で被覆する。次に、非ドープ
アモルファスシリコン層３４を形成する。続いて、エッ
チストッパーとして絶縁層３９を設ける。このエッチス
トッパーの役割は、次の工程である ｎ+アモルファスシ
リコン層３５および電極３３の形成時のエッチングによ
って非ドープアモルファスシリコン３４が損傷を受ける
のを防ぐことにある。さらに、ｎ+アモルファスシリコ
ン膜３５と金属膜をゲート電極３２の上に順次堆積し、
次に、パターニングにより左右の両端部にソース電極３
６及びドレイン電極３７を形成する。
の構造について述べる。図９は、従来のＴＦＴの構造を
示す断面図である。このＴＦＴにおいては、絶縁基板３
１の上にゲート電極３２を形成し、さらにこのゲート電
極３２をゲート絶縁膜３３で被覆する。次に、非ドープ
アモルファスシリコン層３４を形成する。続いて、エッ
チストッパーとして絶縁層３９を設ける。このエッチス
トッパーの役割は、次の工程である ｎ+アモルファスシ
リコン層３５および電極３３の形成時のエッチングによ
って非ドープアモルファスシリコン３４が損傷を受ける
のを防ぐことにある。さらに、ｎ+アモルファスシリコ
ン膜３５と金属膜をゲート電極３２の上に順次堆積し、
次に、パターニングにより左右の両端部にソース電極３
６及びドレイン電極３７を形成する。
【０００３】
【発明の解決すべき問題点】図９に示す構造のＴＦＴに
おいては、絶縁層３９を上にｎ+アモルファスシリコン
層３５を形成する際、または金属層を形成する際に、ソ
ース・ドレイン電極間部３８のエッチストッパー絶縁層
３９の表面にｎ+アモルファスシリコンまたは金属が付
着あるいは侵入し、ソース・ドレイン電極間に短絡が発
生し易い欠点があった。この欠点に対しては、絶縁層３
９の一部、すなわち、図中、３８で示した場所の絶縁層
の上部の一部をエッチングで除去することにより、ソー
ス・ドレイン間に生じた短絡を防止する手法がある。し
かし、この手法では、絶縁層３９のエッチングの制御が
難しく、ともすれば、絶縁層３９の下の非ドープアモル
ファスシリコン層３４に損傷を与え、ＴＦＴ特性の劣化
や個々のＴＦＴ特性のばらつきを招く。このため、広い
面積に多数のＴＦＴを形成することが要求されるアクテ
ィブマトリックス型液晶表示装置に適用する場所には、
ＴＦＴ特性のばらつきを招き、表示画質の低下が生じ
る。本発明の目的は、上記の欠点を除き、ソース・ドレ
イン電極間の短絡の発生が少ないＴＦＴを提供すること
にある。
おいては、絶縁層３９を上にｎ+アモルファスシリコン
層３５を形成する際、または金属層を形成する際に、ソ
ース・ドレイン電極間部３８のエッチストッパー絶縁層
３９の表面にｎ+アモルファスシリコンまたは金属が付
着あるいは侵入し、ソース・ドレイン電極間に短絡が発
生し易い欠点があった。この欠点に対しては、絶縁層３
９の一部、すなわち、図中、３８で示した場所の絶縁層
の上部の一部をエッチングで除去することにより、ソー
ス・ドレイン間に生じた短絡を防止する手法がある。し
かし、この手法では、絶縁層３９のエッチングの制御が
難しく、ともすれば、絶縁層３９の下の非ドープアモル
ファスシリコン層３４に損傷を与え、ＴＦＴ特性の劣化
や個々のＴＦＴ特性のばらつきを招く。このため、広い
面積に多数のＴＦＴを形成することが要求されるアクテ
ィブマトリックス型液晶表示装置に適用する場所には、
ＴＦＴ特性のばらつきを招き、表示画質の低下が生じ
る。本発明の目的は、上記の欠点を除き、ソース・ドレ
イン電極間の短絡の発生が少ないＴＦＴを提供すること
にある。
【０００４】
【問題点を解決するための手段】本発明に係る薄膜トラ
ンジスタは、絶縁性基板上に形成されるゲート電極と、
ゲート電極を覆って形成されるゲート絶縁膜と、ゲート
絶縁膜上に形成され、ゲート電極の上に位置する第１の
半導体膜と、第１の半導体膜上に形成され、複数の絶縁
膜層からなる多層絶縁膜と、上記第１の半導体膜及び多
層絶縁膜を覆い、所定の間隙をもって形成されるソース
電極及びドレイン電極とからなり、上記多層絶縁膜を構
成する複数の絶縁膜層は、最上部にある絶縁膜層に比べ
てそれ以下の絶縁膜層のエッチング速度が小さいことを
特徴とする。
ンジスタは、絶縁性基板上に形成されるゲート電極と、
ゲート電極を覆って形成されるゲート絶縁膜と、ゲート
絶縁膜上に形成され、ゲート電極の上に位置する第１の
半導体膜と、第１の半導体膜上に形成され、複数の絶縁
膜層からなる多層絶縁膜と、上記第１の半導体膜及び多
層絶縁膜を覆い、所定の間隙をもって形成されるソース
電極及びドレイン電極とからなり、上記多層絶縁膜を構
成する複数の絶縁膜層は、最上部にある絶縁膜層に比べ
てそれ以下の絶縁膜層のエッチング速度が小さいことを
特徴とする。
【０００５】
【作用】本発明に係る薄膜トランジスタは、第１の半導
体膜上に、複数の絶縁膜層からなり、最上部の絶縁膜層
に比べてそれ以下の絶縁膜層のエッチング速度が小さい
多層絶縁膜が形成される。このため、ソース・ドレイン
電極間に露出する多層絶縁膜上の不要残留物をエッチン
グにより取り除く際に、最上部の絶縁膜層は、エッチン
グ除去され易く、それ以下の絶縁膜層は、エッチングさ
れにくい。従って、最上部の絶縁膜層の一部もしくは全
てが除去されると同時に、多層絶縁膜層の厚さは、一定
値以上に保持される。
体膜上に、複数の絶縁膜層からなり、最上部の絶縁膜層
に比べてそれ以下の絶縁膜層のエッチング速度が小さい
多層絶縁膜が形成される。このため、ソース・ドレイン
電極間に露出する多層絶縁膜上の不要残留物をエッチン
グにより取り除く際に、最上部の絶縁膜層は、エッチン
グ除去され易く、それ以下の絶縁膜層は、エッチングさ
れにくい。従って、最上部の絶縁膜層の一部もしくは全
てが除去されると同時に、多層絶縁膜層の厚さは、一定
値以上に保持される。
【０００６】
【実施例】以下、添付の図面を参照して、本発明の実施
例を説明する。図１は、本発明の実施例に係る絶縁物層
が多層構造を有するＴＦＴの断面図である。実施例に係
るＴＦＴは、絶縁基板１上に形成されたゲート電極２
と、このゲート電極を被覆する第１絶縁膜３と、この第
１絶縁膜の上に形成される第１の半導体膜４と、この半
導体膜の上面全体を被覆する第２絶縁層５, ６と、上記
の半導体膜の側面及び上面の左右両端部に接して相互に
間を隔てて形成される第２の半導体層７と、この第２の
半導体層にそれぞれ接して形成される第１電極８と第２
電極９とからなる。第２絶縁層は、多層積層構造を有
し、下層５は窒化シリコン膜にて、最上層６は、酸化シ
リコン膜もしくは酸化シリコンと窒化シリコンのアロイ
膜にて形成する。さらに、最上層の酸化シリコン膜もし
くは酸化シリコンと窒化シリコンのアロイ膜は、その一
部または全部をエッチングにより除去する。第２絶縁層
の各層５, ６は、プラズマＣＶＤ法により形成する。最
上層の絶縁膜と下層の絶縁膜はプラズマＣＶＤを用い、
その成膜条件を制御する事により、エッチング特性を制
御する事も可能である。
例を説明する。図１は、本発明の実施例に係る絶縁物層
が多層構造を有するＴＦＴの断面図である。実施例に係
るＴＦＴは、絶縁基板１上に形成されたゲート電極２
と、このゲート電極を被覆する第１絶縁膜３と、この第
１絶縁膜の上に形成される第１の半導体膜４と、この半
導体膜の上面全体を被覆する第２絶縁層５, ６と、上記
の半導体膜の側面及び上面の左右両端部に接して相互に
間を隔てて形成される第２の半導体層７と、この第２の
半導体層にそれぞれ接して形成される第１電極８と第２
電極９とからなる。第２絶縁層は、多層積層構造を有
し、下層５は窒化シリコン膜にて、最上層６は、酸化シ
リコン膜もしくは酸化シリコンと窒化シリコンのアロイ
膜にて形成する。さらに、最上層の酸化シリコン膜もし
くは酸化シリコンと窒化シリコンのアロイ膜は、その一
部または全部をエッチングにより除去する。第２絶縁層
の各層５, ６は、プラズマＣＶＤ法により形成する。最
上層の絶縁膜と下層の絶縁膜はプラズマＣＶＤを用い、
その成膜条件を制御する事により、エッチング特性を制
御する事も可能である。
【０００７】ＴＦＴの製作工程は、次のとおりである。
図２〜図８は、本発明による半導体装置を薄膜トランジ
スタ（ＴＦＴ）に応用した場合の工程を説明する断面模
式図である。図２に示すように、絶縁基板１１上にゲー
ト電極１２及びゲート絶縁膜１３を順次形成する。絶縁
基板１１としては、ガラス基板を用い、ゲート電極１２
としてはヘビードープのポリシリコン、Ａｌ, Ｔa, Ｔ
i, Ｍo, Ｗ, Ｎi, Ｃr等の半導体や金属の膜を用い、ゲ
ート絶縁膜１３としては、Ｔa2Ｏ5,Ｓi3Ｎ4,ＳiＯ2等を
陽極酸化, 熱酸化, ＣＶＤ, プラズマＣＶＤ等の手段で
形成すればよい。
図２〜図８は、本発明による半導体装置を薄膜トランジ
スタ（ＴＦＴ）に応用した場合の工程を説明する断面模
式図である。図２に示すように、絶縁基板１１上にゲー
ト電極１２及びゲート絶縁膜１３を順次形成する。絶縁
基板１１としては、ガラス基板を用い、ゲート電極１２
としてはヘビードープのポリシリコン、Ａｌ, Ｔa, Ｔ
i, Ｍo, Ｗ, Ｎi, Ｃr等の半導体や金属の膜を用い、ゲ
ート絶縁膜１３としては、Ｔa2Ｏ5,Ｓi3Ｎ4,ＳiＯ2等を
陽極酸化, 熱酸化, ＣＶＤ, プラズマＣＶＤ等の手段で
形成すればよい。
【０００８】次に、図３に示すように、第１の半導体膜
として非ドープアモルファスシリコン膜１４、続いて、
第２の絶縁層として窒化シリコン膜１５及び酸化シリコ
ン膜１６を順次プラズマＣＶＤ法で形成する。このとき
のプラズマＣＶＤ法の成膜条件を調節することにより、
上層のアモルファス酸化シリコン膜のエッチング速度を
下層のアモルファス窒化シリコン膜１５のエッチング速
度の約１０倍になるようにすることは容易である。次
に、この２層構造の絶縁層をレジストパターンによりエ
ッチングを行いパターン化する（図４）。このとき、酸
化シリコン膜１６のエッチング速度は、窒化シリコン膜
１５のエッチング速度より大きいため、下層の窒化シリ
コン膜１５のパターン化が完了する時点では上層の酸化
シリコン膜１６のサイドエッチが大きくなっている。し
かしながら、これらの絶縁層の膜厚は通常０.１μm程度
に設定されるのに対し、 絶縁層パターンの大きさは通常
１０μm 程度に設定される。従って、酸化シリコン膜１
６のエッチング速度が窒化シリコン膜１５のエッチング
速度の約１０倍であるときは、下層の窒化シリコン膜１
５のパターン化が完了する間に上層の酸化シリコン膜１
６のサイドエッチは高々１μm の程度である。よって、
これらの２層構造の絶縁層のパターン化は充分実現でき
る。
として非ドープアモルファスシリコン膜１４、続いて、
第２の絶縁層として窒化シリコン膜１５及び酸化シリコ
ン膜１６を順次プラズマＣＶＤ法で形成する。このとき
のプラズマＣＶＤ法の成膜条件を調節することにより、
上層のアモルファス酸化シリコン膜のエッチング速度を
下層のアモルファス窒化シリコン膜１５のエッチング速
度の約１０倍になるようにすることは容易である。次
に、この２層構造の絶縁層をレジストパターンによりエ
ッチングを行いパターン化する（図４）。このとき、酸
化シリコン膜１６のエッチング速度は、窒化シリコン膜
１５のエッチング速度より大きいため、下層の窒化シリ
コン膜１５のパターン化が完了する時点では上層の酸化
シリコン膜１６のサイドエッチが大きくなっている。し
かしながら、これらの絶縁層の膜厚は通常０.１μm程度
に設定されるのに対し、 絶縁層パターンの大きさは通常
１０μm 程度に設定される。従って、酸化シリコン膜１
６のエッチング速度が窒化シリコン膜１５のエッチング
速度の約１０倍であるときは、下層の窒化シリコン膜１
５のパターン化が完了する間に上層の酸化シリコン膜１
６のサイドエッチは高々１μm の程度である。よって、
これらの２層構造の絶縁層のパターン化は充分実現でき
る。
【０００９】次に、グロー放電により第２の半導体膜と
してｎ+アモルファスシリコン膜１７を形成し（図
５）、レジストパターンによりエッチングを行う（図
６）。このとき、酸化シリコン膜１６の表面にｎ+アモ
ルファスシリコンが残る可能性があるが、本実施例のＴ
ＦＴでは、後に述べるように、これを除去することがで
きる。続いて、スパッタによりＭo膜１８を堆積し（図
７）、 レジストパターンによりエッチングを行い、ソー
ス電極１９およびドレイン電極２０を形成する（図
８）。このとき、ソース・ドレイン間隙部２１にＭo膜
１８が残留する可能性があるが、本実施例のＴＦＴでは
次に述べるようにこれも除去することができる。すなわ
ち、続いて、酸化シリコン膜１６をエッチングすると、
ソース・ドレイン電極間の短絡発生の原因となるｎ+ア
モルファスシリコンおよびＭo 膜１８の残留物が酸化シ
リコン膜１６とともに取り除かれ、図１に示す構造のＴ
ＦＴが得られる。しかも、上に述べたように、絶縁層が
２層構造を有しており、かつ下層の窒化シリコン膜１５
は上層の酸化シリコン膜１６に比べ、そのエッチング速
度が小さいため、上層の酸化シリコン膜１６のエッチン
グ除去時に生じる下層の窒化シリコン膜１５の損傷は小
さく、従って窒化シリコン膜１５の下に位置する非ドー
プアモルファスシリコンは何ら損傷を受けない。このよ
うに、本実施例においては、従来の困難は除かれ、ソー
ス・ドレイン電極間の短絡の無い優れたＴＦＴが得られ
る。このＴＦＴは、大容量の表示を行うアクティブマト
リクス型液晶表示装置のアドレス用素子として極めて有
用なものである。なお、本実施例において、半導体膜
は、アモルファスシリコンに限定されるものではなく、
多結晶シリコン、II−VI化合物半導体、III−Ｖ化合物
半導体、IV−VI半導体化合物あるいはアモルファスゲル
マニウムや多結晶ゲルマニウムを半導体膜として用いた
場合でも有効であることは言うまでもない。また、非ド
ープアモルファスシリコン層は軽くドープされた膜でも
よい。
してｎ+アモルファスシリコン膜１７を形成し（図
５）、レジストパターンによりエッチングを行う（図
６）。このとき、酸化シリコン膜１６の表面にｎ+アモ
ルファスシリコンが残る可能性があるが、本実施例のＴ
ＦＴでは、後に述べるように、これを除去することがで
きる。続いて、スパッタによりＭo膜１８を堆積し（図
７）、 レジストパターンによりエッチングを行い、ソー
ス電極１９およびドレイン電極２０を形成する（図
８）。このとき、ソース・ドレイン間隙部２１にＭo膜
１８が残留する可能性があるが、本実施例のＴＦＴでは
次に述べるようにこれも除去することができる。すなわ
ち、続いて、酸化シリコン膜１６をエッチングすると、
ソース・ドレイン電極間の短絡発生の原因となるｎ+ア
モルファスシリコンおよびＭo 膜１８の残留物が酸化シ
リコン膜１６とともに取り除かれ、図１に示す構造のＴ
ＦＴが得られる。しかも、上に述べたように、絶縁層が
２層構造を有しており、かつ下層の窒化シリコン膜１５
は上層の酸化シリコン膜１６に比べ、そのエッチング速
度が小さいため、上層の酸化シリコン膜１６のエッチン
グ除去時に生じる下層の窒化シリコン膜１５の損傷は小
さく、従って窒化シリコン膜１５の下に位置する非ドー
プアモルファスシリコンは何ら損傷を受けない。このよ
うに、本実施例においては、従来の困難は除かれ、ソー
ス・ドレイン電極間の短絡の無い優れたＴＦＴが得られ
る。このＴＦＴは、大容量の表示を行うアクティブマト
リクス型液晶表示装置のアドレス用素子として極めて有
用なものである。なお、本実施例において、半導体膜
は、アモルファスシリコンに限定されるものではなく、
多結晶シリコン、II−VI化合物半導体、III−Ｖ化合物
半導体、IV−VI半導体化合物あるいはアモルファスゲル
マニウムや多結晶ゲルマニウムを半導体膜として用いた
場合でも有効であることは言うまでもない。また、非ド
ープアモルファスシリコン層は軽くドープされた膜でも
よい。
【００１０】
【発明の効果】本発明により、ソース・ドレイン電極間
の短絡の無い薄膜トランジスタが提供される。
の短絡の無い薄膜トランジスタが提供される。
【図１】 本発明の薄膜トランジスタを示す模式的な断
面図である。
面図である。
【図２】 本発明の薄膜トランジスタの製造工程断面図
である。
である。
【図３】 本発明の薄膜トランジスタの製造工程断面図
である。
である。
【図４】 本発明の薄膜トランジスタの製造工程断面図
である。
である。
【図５】 本発明の薄膜トランジスタの製造工程断面図
である。
である。
【図６】 本発明の薄膜トランジスタの製造工程断面図
である。
である。
【図７】 本発明の薄膜トランジスタの製造工程断面図
である。
である。
【図８】 本発明の薄膜トランジスタの製造工程断面図
である。
である。
【図９】 従来の薄膜トランジスタの構造を示す模式的
な断面図である。
な断面図である。
【符号の説明】 １，１１…絶縁基板 ２，１２…ゲート電極 ３，１３…ゲート絶縁膜 ４，１４…非ドープアモルファスシリコン膜 ５，６，１５，１６…絶縁膜 ７，１７…ｎ+アモルファスシリコン層 １８…Ｍｏ膜 ８，９，１９，２０…金属電極(ソース・ドレイン電極) ２１…ソース・ドレイン電極の間隙部
Claims (2)
- 【請求項１】 絶縁性基板上に形成されるゲート電極
と、 ゲート電極を覆って形成されるゲート絶縁膜と、 ゲート絶縁膜上に形成され、ゲート電極の上に位置する
第１の半導体膜と、 第１の半導体膜上に形成され、複数の絶縁膜層からなる
多層絶縁膜と、 上記第１の半導体膜及び多層絶縁膜を覆い、所定の間隙
をもって形成されるソース電極及びドレイン電極とから
なり、 上記多層絶縁膜を構成する複数の絶縁膜層は、最上部に
ある絶縁膜層に比べてそれ以下の絶縁膜層のエッチング
速度が小さいことを特徴とする電界効果型の薄膜トラン
ジスタ。 - 【請求項２】 請求項１に記載された薄膜トランジスタ
において、 多層絶縁膜は、最上部にある絶縁膜層が酸化ケイ素もし
くは酸化ケイ素と窒化ケイ素のアロイからなり、その下
の絶縁膜層が窒化ケイ素からなることを特徴とする薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219493A JP2702865B2 (ja) | 1993-03-22 | 1993-03-22 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219493A JP2702865B2 (ja) | 1993-03-22 | 1993-03-22 | 薄膜トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8047986A Division JPS62235784A (ja) | 1986-04-07 | 1986-04-07 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653508A true JPH0653508A (ja) | 1994-02-25 |
| JP2702865B2 JP2702865B2 (ja) | 1998-01-26 |
Family
ID=13193100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6219493A Expired - Lifetime JP2702865B2 (ja) | 1993-03-22 | 1993-03-22 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702865B2 (ja) |
-
1993
- 1993-03-22 JP JP6219493A patent/JP2702865B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2702865B2 (ja) | 1998-01-26 |
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