JPH0652951B2 - デイジタル信号プロセツサ - Google Patents
デイジタル信号プロセツサInfo
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- JPH0652951B2 JPH0652951B2 JP61203570A JP20357086A JPH0652951B2 JP H0652951 B2 JPH0652951 B2 JP H0652951B2 JP 61203570 A JP61203570 A JP 61203570A JP 20357086 A JP20357086 A JP 20357086A JP H0652951 B2 JPH0652951 B2 JP H0652951B2
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Description
【発明の詳細な説明】 この発明は電気通信設備に関し、特に、ディジタル加入
者制御器のオーディオプロセッサセクションの受信側と
送信側の両方に種々の信号発生機能を行なう汎用ディジ
タルプロセッサに関する。
者制御器のオーディオプロセッサセクションの受信側と
送信側の両方に種々の信号発生機能を行なう汎用ディジ
タルプロセッサに関する。
[関連の同時係属中の出願との相互関係] この出願に特に興味ある関連した同時係属中の出願は、
「ディジタル加入者制御器」と題された1985年7月
26日出願の出願連続番号第759,622号、「プロ
グラム可能データ経路指示マルチプレクサ」と題された
1985年7月26日出願の出願連続番号第759,6
24号、「電気通信のためのトーン発生」と題された1
985年8月30日出願の出願連続番号第771,38
2号、および「集積回路のビットスライスされた二重バ
ス設計」と題された1985年8月30日出願の出願連
続番号第771,387号であり、これらはすべてこの
出願の譲受人に譲受けられた。これら4つの関連した同
時係属中の出願はここに引用により援用される。
「ディジタル加入者制御器」と題された1985年7月
26日出願の出願連続番号第759,622号、「プロ
グラム可能データ経路指示マルチプレクサ」と題された
1985年7月26日出願の出願連続番号第759,6
24号、「電気通信のためのトーン発生」と題された1
985年8月30日出願の出願連続番号第771,38
2号、および「集積回路のビットスライスされた二重バ
ス設計」と題された1985年8月30日出願の出願連
続番号第771,387号であり、これらはすべてこの
出願の譲受人に譲受けられた。これら4つの関連した同
時係属中の出願はここに引用により援用される。
[発明の背景] 従来の電話回路は、アナログ技術を用いて加入者の家庭
を中央の電話局および電話ネットワークにリンクさせて
いた。アナログ音声および信号情報はベースバンドチャ
ネルに含まれ、それはネットワークから加入者への制限
された接続性を提供する。しかしながら、近年のディジ
タル通信の進歩により、加入者の家庭にもたらされるデ
ィジタル電話通信サービスが急増した。1984年に国
際電信電話諮問委員会(CCITT)により定義された
標準ディジタル電話システムは、ISDN(Integ
rated Services Digital Ne
twork)として知られている。
を中央の電話局および電話ネットワークにリンクさせて
いた。アナログ音声および信号情報はベースバンドチャ
ネルに含まれ、それはネットワークから加入者への制限
された接続性を提供する。しかしながら、近年のディジ
タル通信の進歩により、加入者の家庭にもたらされるデ
ィジタル電話通信サービスが急増した。1984年に国
際電信電話諮問委員会(CCITT)により定義された
標準ディジタル電話システムは、ISDN(Integ
rated Services Digital Ne
twork)として知られている。
ISDNは、ディジタル伝送、交換および信号方式を用
いてエンドツーエンドディジタル接続を与えている。そ
れは、ユーザに、電気通信サービスを介しての直接制御
を提供し、音声およびデータ通信の両方をサポートす
る。ISDNは、伝達サービス、チャネル、インターフ
ェイス、およびメッセージセットを含む。伝達ネットワ
ークアクセス(Bチャネル)は64kb/sディジタル
信号である。基本ISDNサービスは、2つのBチャネ
ルおよび16kb/s信号チャネル(Dチャネル)を含
む。ISDNの十分な記載は、William Sta
llings,ISDN:An Introducti
on(1989)に見られる。
いてエンドツーエンドディジタル接続を与えている。そ
れは、ユーザに、電気通信サービスを介しての直接制御
を提供し、音声およびデータ通信の両方をサポートす
る。ISDNは、伝達サービス、チャネル、インターフ
ェイス、およびメッセージセットを含む。伝達ネットワ
ークアクセス(Bチャネル)は64kb/sディジタル
信号である。基本ISDNサービスは、2つのBチャネ
ルおよび16kb/s信号チャネル(Dチャネル)を含
む。ISDNの十分な記載は、William Sta
llings,ISDN:An Introducti
on(1989)に見られる。
今日の電話の加入者ラインはディジタルネットワーク本
来の信号の完全さおよび融通性が最高のものとなるよう
に音声およびデータ伝送の両方のために全ディジタルネ
ットワークを益々採用している。加入者に与えられる他
の利点は電話、パケットおよび回線切換データ、遠隔測
定、電子郵便、警報信号、テレックス、ファクシミリ、
および銀行取引のような既存のおよび新しいサービスが
同じ媒体でより効果的に与えられることを含み、それに
よって、必要とされる装置および空間が非常に減じられ
る。さらに、これらの新しいサービスおよび単一(ディ
ジタル)ネットワークで動作するすべてのサービスから
結果として生じる簡略化された経営から得られる増加し
た収益で電話会社に利益が生じる。
来の信号の完全さおよび融通性が最高のものとなるよう
に音声およびデータ伝送の両方のために全ディジタルネ
ットワークを益々採用している。加入者に与えられる他
の利点は電話、パケットおよび回線切換データ、遠隔測
定、電子郵便、警報信号、テレックス、ファクシミリ、
および銀行取引のような既存のおよび新しいサービスが
同じ媒体でより効果的に与えられることを含み、それに
よって、必要とされる装置および空間が非常に減じられ
る。さらに、これらの新しいサービスおよび単一(ディ
ジタル)ネットワークで動作するすべてのサービスから
結果として生じる簡略化された経営から得られる増加し
た収益で電話会社に利益が生じる。
加入者の構内のそのような全ディジタル音声/データネ
ットワークにインターフェイスを提供するために、先行
技術では個別のおよび/または高価な注文回路を採用し
てきたが、これは変化する加入者の要求に合わせるため
の融通性に欠ける。さらに、このような回路は、物理
的、電気的およびラインプロトコール特性が変化する両
立し難い実現化例の激増を促進する。加えて、先行技術
のインターフェイスは広い空間を占有し、消費電力が高
く、それによってかなりの熱を発生して冷却装置を必要
としかつモノシリックな集積回路の信頼性に欠ける。
ットワークにインターフェイスを提供するために、先行
技術では個別のおよび/または高価な注文回路を採用し
てきたが、これは変化する加入者の要求に合わせるため
の融通性に欠ける。さらに、このような回路は、物理
的、電気的およびラインプロトコール特性が変化する両
立し難い実現化例の激増を促進する。加えて、先行技術
のインターフェイスは広い空間を占有し、消費電力が高
く、それによってかなりの熱を発生して冷却装置を必要
としかつモノシリックな集積回路の信頼性に欠ける。
特に、先行技術のインターフェイスのオーディオ信号処
理回路は複雑で、典型的には送信セクションのために1
つのそして受信セクションのためにもう1つの、2つの
別々のディジタル信号プロセッサを必要とする。このよ
うな装置の代表は、R.J.アプフェル、A.G.エリ
クソンおよびL.T.E.スベソンのため、1980年
6月18日出願の「加入者ラインオーディオ処理回路装
置のための補間(interpolative )アナログ−ディジタ
ル変換器」と題された特許出願PCT/US80/00
753号に開示されており、これは信号処理および制御
セクション内にかなりの注文設計の論理回路を含む。
理回路は複雑で、典型的には送信セクションのために1
つのそして受信セクションのためにもう1つの、2つの
別々のディジタル信号プロセッサを必要とする。このよ
うな装置の代表は、R.J.アプフェル、A.G.エリ
クソンおよびL.T.E.スベソンのため、1980年
6月18日出願の「加入者ラインオーディオ処理回路装
置のための補間(interpolative )アナログ−ディジタ
ル変換器」と題された特許出願PCT/US80/00
753号に開示されており、これは信号処理および制御
セクション内にかなりの注文設計の論理回路を含む。
さらに、先行技術の装置はキャラハン・ジュニア等への
米国特許第4,061,886号に開示されたもののよ
うに典型的にはハイブリッドのディジタル/アナログで
ある。ディジタル−アナログ(D/A)梯子形回路網は
ディジタルにコード化された信号をアナログの正弦波に
変換し、アナログ動作増幅器が正弦波形を組合わせるた
めに用いられて二重トーン出力信号を提供する。D/A
梯子形回路の使用は開示された装置を不必要に複雑化
し、さらに発生された信号の不所望の不完全さをもたら
す。また、発生された波形は限定されたハード配線の数
の周波数および振幅のみから選択可能であり、回路の広
範囲にわたる修正なしに変化させることはできない。
米国特許第4,061,886号に開示されたもののよ
うに典型的にはハイブリッドのディジタル/アナログで
ある。ディジタル−アナログ(D/A)梯子形回路網は
ディジタルにコード化された信号をアナログの正弦波に
変換し、アナログ動作増幅器が正弦波形を組合わせるた
めに用いられて二重トーン出力信号を提供する。D/A
梯子形回路の使用は開示された装置を不必要に複雑化
し、さらに発生された信号の不所望の不完全さをもたら
す。また、発生された波形は限定されたハード配線の数
の周波数および振幅のみから選択可能であり、回路の広
範囲にわたる修正なしに変化させることはできない。
より重要なことは、ディジタル/アナログのハイブリッ
ド装置は、ディジタルマイクロプロセッサが行なうには
比較的簡単な動作であるトーンの発生のための専用の回
路を必要とすることである。このようなディジタルプロ
セッサは通常既に電気通信設備内に存在しており、必要
な正確さを備えた二重トーン多周波数形を発生するため
にすべてディジタルの技術が利用可能であるならば、精
巧なそのために提供された専用回路を必要とすることな
くトーン発生のために用いられ得る。
ド装置は、ディジタルマイクロプロセッサが行なうには
比較的簡単な動作であるトーンの発生のための専用の回
路を必要とすることである。このようなディジタルプロ
セッサは通常既に電気通信設備内に存在しており、必要
な正確さを備えた二重トーン多周波数形を発生するため
にすべてディジタルの技術が利用可能であるならば、精
巧なそのために提供された専用回路を必要とすることな
くトーン発生のために用いられ得る。
以上のように、従来技術では、加入者をディジタル電話
ネットワークにインターフェイスするのに、大規模で融
通性に欠ける個別のおよび/または高価な注文回路を用
いなければならないという問題点があった。
ネットワークにインターフェイスするのに、大規模で融
通性に欠ける個別のおよび/または高価な注文回路を用
いなければならないという問題点があった。
また、このようなインターフェイスのオーディオプロセ
ッサにおいては、アナログオーディオ信号の送受信に2
つのディジタル信号プロセッサが必要であった。
ッサにおいては、アナログオーディオ信号の送受信に2
つのディジタル信号プロセッサが必要であった。
さらに、そのような従来のディジタル信号プロセッサに
おいては、ディジタル/アナログのハイブリッド装置を
用いているため、比較的簡単な動作であるトーンの発生
のためにも専用の回路を必要とするという問題点があっ
た。
おいては、ディジタル/アナログのハイブリッド装置を
用いているため、比較的簡単な動作であるトーンの発生
のためにも専用の回路を必要とするという問題点があっ
た。
そこで、この発明は、従来技術の問題点を解決するため
になされたものであり、汎用性および融通性を有し、か
つ単一のプロセッサで受信側および送信側の両方の信号
を処理するように働き、専用の回路を設けることなくト
ーン発生等の動作が可能な、ディジタル加入者制御器に
おけるディジタル信号プロセッサを提供することを目的
とする。
になされたものであり、汎用性および融通性を有し、か
つ単一のプロセッサで受信側および送信側の両方の信号
を処理するように働き、専用の回路を設けることなくト
ーン発生等の動作が可能な、ディジタル加入者制御器に
おけるディジタル信号プロセッサを提供することを目的
とする。
[発明の要約] この発明に係るディジタル加入者制御器におけるディジ
タル信号プロセッサは、時分割多重されたディジタル信
号を形成するための手段に接続された入力と、時分割多
重されたディジタル信号を受取る手段に接続された出力
とを有し、さらに中央制御装置と、演算論理ユニット
と、第1の双方向性データバスと、第2のデータバスと
を備えている。
タル信号プロセッサは、時分割多重されたディジタル信
号を形成するための手段に接続された入力と、時分割多
重されたディジタル信号を受取る手段に接続された出力
とを有し、さらに中央制御装置と、演算論理ユニット
と、第1の双方向性データバスと、第2のデータバスと
を備えている。
中央制御装置は、ディジタル信号プロセッサに命令を与
える外部処理装置から受取られた信号に応答し、この命
令を処理しかつそこから制御信号を発生する。
える外部処理装置から受取られた信号に応答し、この命
令を処理しかつそこから制御信号を発生する。
演算論理ユニットは、この制御信号に応答する。
第1の双方向性データバスは、演算論理ユニットおよび
ディジタル信号形成手段に接続される。
ディジタル信号形成手段に接続される。
第2のデータバスは、演算論理ユニットに接続される。
第2のデータバスは双方向性であり、かつレジスタおよ
びコード化手段を含む二重パルスコード変調チャネルに
接続される。
びコード化手段を含む二重パルスコード変調チャネルに
接続される。
これにより、演算論理ユニットは、 (1) 第1のデータバスを介してディジタル信号形成
手段から時分割多重化された信号を受取りかつパルスコ
ード変調チャネルからパルスコード変調入力信号を受取
り、 (2) 前記外部処理装置から受取られた制御信号に応
答して時分割多重された信号およびパルスコード変調入
力信号を処理し、かつ (3) 第2のデータバスを介して二重パルスコード変
調チャネルに送信されるパルスコード変調出力信号を形
成し、かつディジタル信号受取り手段に送信される時分
割多重された出力信号を形成する。
手段から時分割多重化された信号を受取りかつパルスコ
ード変調チャネルからパルスコード変調入力信号を受取
り、 (2) 前記外部処理装置から受取られた制御信号に応
答して時分割多重された信号およびパルスコード変調入
力信号を処理し、かつ (3) 第2のデータバスを介して二重パルスコード変
調チャネルに送信されるパルスコード変調出力信号を形
成し、かつディジタル信号受取り手段に送信される時分
割多重された出力信号を形成する。
この発明に係るディジタル信号プロセッサにおいては、
ディジタル信号形成手段から第1のデータバスを介して
演算論理ユニットに時分割多重された信号が送られ、二
重パルスコード変調チャネルから演算論理ユニットにパ
ルスコード変調入力信号が送られる。これらの信号は演
算論理ユニットにより処理される。そして、演算論理ユ
ニットからディジタル信号受取り手段に時分割多重され
た信号が送られ、演算論理ユニットから第2のデータバ
スを介して二重パルスコード変調チャネルにパルスコー
ド変調出力信号が送られる。
ディジタル信号形成手段から第1のデータバスを介して
演算論理ユニットに時分割多重された信号が送られ、二
重パルスコード変調チャネルから演算論理ユニットにパ
ルスコード変調入力信号が送られる。これらの信号は演
算論理ユニットにより処理される。そして、演算論理ユ
ニットからディジタル信号受取り手段に時分割多重され
た信号が送られ、演算論理ユニットから第2のデータバ
スを介して二重パルスコード変調チャネルにパルスコー
ド変調出力信号が送られる。
これらのディジタル信号の伝送および処理は、外部処理
装置からの信号に応答して中央制御装置から発生される
制御信号により制御される。
装置からの信号に応答して中央制御装置から発生される
制御信号により制御される。
このように、この発明に係る単一のディジタル信号プロ
セッサは、受信側および送信側の両方の信号を処理する
ように働く。
セッサは、受信側および送信側の両方の信号を処理する
ように働く。
信号の伝送および処理は、外部処理装置からの命令に応
答して制御され、かつディジタル的に行なわれる。
答して制御され、かつディジタル的に行なわれる。
そのため、変化する加入者の要求に容易に合わせること
ができる。また、広い空間を占有せず、消費電力が少な
く、装置が簡略化される。さらに発生される信号の不完
全さも解消され、発生される波形を容易に修正すること
ができる。
ができる。また、広い空間を占有せず、消費電力が少な
く、装置が簡略化される。さらに発生される信号の不完
全さも解消され、発生される波形を容易に修正すること
ができる。
したがって、汎用性および融通性を有し、信頼性も高く
なっている。
なっている。
他の機能に加えて、受信および送信された信号の両方に
パルスコード変調(PCM)コード化およびデコード化
(CODEC)フィルタ動作を行なう全てディジタルで
構成された信号プロセッサ(DSP)が開示される。D
SPは外部のマイクロプロセッサとインターフェイスす
るPCM統合網(ISDN)端末装置制御器(ディジタ
ル加入者制御器)の主オーディオプロセッサ(MAP)
内で用いられるのに特に適している。ユーザはこの発明
のDSPによって、外部処理装置としてのマイクロプロ
セッサを介して様々なプログラム可能レジスタにアクセ
スしてプログラムの実行に用いられるパラメータを特定
することができる。
パルスコード変調(PCM)コード化およびデコード化
(CODEC)フィルタ動作を行なう全てディジタルで
構成された信号プロセッサ(DSP)が開示される。D
SPは外部のマイクロプロセッサとインターフェイスす
るPCM統合網(ISDN)端末装置制御器(ディジタ
ル加入者制御器)の主オーディオプロセッサ(MAP)
内で用いられるのに特に適している。ユーザはこの発明
のDSPによって、外部処理装置としてのマイクロプロ
セッサを介して様々なプログラム可能レジスタにアクセ
スしてプログラムの実行に用いられるパラメータを特定
することができる。
DSPは、ランダクアクセスメモリ(RAM)、演算論
理ユニット(ALU)および受信側アナログ−ディジタ
ル(A/D)変換器と送信側ディジタル−アナログ(D
/A)変換器とのインターフェイスを含むその様々な素
子間の伝達のために2つの19ビット幅データバスを含
む。プログラムされた論理アレイ(PLA)がマイクロ
コードを実行し、これはALUセクションによる信号の
処理を制御する。電気通信で一般に用いられる二重トー
ン多周波(DTMF)信号の発生等の様々な他の動作が
PLAの制御の下で行なわれ得る。
理ユニット(ALU)および受信側アナログ−ディジタ
ル(A/D)変換器と送信側ディジタル−アナログ(D
/A)変換器とのインターフェイスを含むその様々な素
子間の伝達のために2つの19ビット幅データバスを含
む。プログラムされた論理アレイ(PLA)がマイクロ
コードを実行し、これはALUセクションによる信号の
処理を制御する。電気通信で一般に用いられる二重トー
ン多周波(DTMF)信号の発生等の様々な他の動作が
PLAの制御の下で行なわれ得る。
DSPのアーキテクチャは、DTMF信号の発生、CO
DECフィルタ動作および信号の圧縮および伸長に用い
られるパラメータおよび係数の記憶のために多数のユー
ザアクセス可能レジスタを提供する。
DECフィルタ動作および信号の圧縮および伸長に用い
られるパラメータおよび係数の記憶のために多数のユー
ザアクセス可能レジスタを提供する。
この発明の単一の汎用DSPは受信および送信側の両方
の信号を処理するように働き、また、純粋にディジタル
の性質であるので特定の機能のために提供される支持回
路をほとんど必要としない。汎用DSPの設計は特殊な
場合の回路の解決および臨界タイミング径路を避ける、
構成された方法論に従う。
の信号を処理するように働き、また、純粋にディジタル
の性質であるので特定の機能のために提供される支持回
路をほとんど必要としない。汎用DSPの設計は特殊な
場合の回路の解決および臨界タイミング径路を避ける、
構成された方法論に従う。
DTMF、トーンリンガおよびトーンメッセージ信号の
発生へのDSPの例示の応用はこの発明のDSPの先行
技術に勝る利点を示す。
発生へのDSPの例示の応用はこの発明のDSPの先行
技術に勝る利点を示す。
[好ましい実施例の詳細な説明] A.DSCアーキテクチャ この発明の主オーディオプロセッサ(MAP)160
は、第1図に示されるように7つの機能ブロックからな
るディジタル加入者制御器(DSC)34内に例として
応用されて示されている。DSCは電話ネットワークへ
のディジタル加入者アクセスを提供する。DSCは基準
点「S」のCOITT Iシリーズ勧告に両立する。し
たがって、この発明に従ったDSCのユーザは国際規格
に準拠の端末装置(TE)内でそれを利用してもよい。
は、第1図に示されるように7つの機能ブロックからな
るディジタル加入者制御器(DSC)34内に例として
応用されて示されている。DSCは電話ネットワークへ
のディジタル加入者アクセスを提供する。DSCは基準
点「S」のCOITT Iシリーズ勧告に両立する。し
たがって、この発明に従ったDSCのユーザは国際規格
に準拠の端末装置(TE)内でそれを利用してもよい。
DSC34は「ディジタル加入者制御器」と題された、
アラン T.クラーク等の1985年7月26日に出願
された関連の同時係属中の出願連続番号第759,62
2号の主題であり、これはこの出願の譲受人に譲受けら
れた。そこにMUX170およびMAP160としてそ
れぞれ示される、プログラム可能マルチプレクサおよび
主オーディオプロセッサ以外の、第1図のDSC34の
詳細な説明は上に引用した同時係属中の出願に含まれ
る。MUX170は「プログラム可能データ径路支持マ
ルチプレクサ」と題された、アラン T.クラーク等の
1985年7月26日に出願の関連の同時係属中の出願
連続番号759,624号の主題であり、これはこの出
願の譲受人に譲受けられた。MUX170およびMUX
170内の関連の素子の詳細な説明は後者の同時係属中
の出願に含まれる。これらの2つの関連した同時係属中
の出願はここに引用により援用される。
アラン T.クラーク等の1985年7月26日に出願
された関連の同時係属中の出願連続番号第759,62
2号の主題であり、これはこの出願の譲受人に譲受けら
れた。そこにMUX170およびMAP160としてそ
れぞれ示される、プログラム可能マルチプレクサおよび
主オーディオプロセッサ以外の、第1図のDSC34の
詳細な説明は上に引用した同時係属中の出願に含まれ
る。MUX170は「プログラム可能データ径路支持マ
ルチプレクサ」と題された、アラン T.クラーク等の
1985年7月26日に出願の関連の同時係属中の出願
連続番号759,624号の主題であり、これはこの出
願の譲受人に譲受けられた。MUX170およびMUX
170内の関連の素子の詳細な説明は後者の同時係属中
の出願に含まれる。これらの2つの関連した同時係属中
の出願はここに引用により援用される。
第1図は参照すると、DSC34は、端子LIN1およ
びLIN2で4−ワイヤ「S」インターフェイス上の分
離変成器(図示せず)を介して受信されかつ端子LOU
T1およびLOUT2から4−ワイヤインターフェイス
上を送信されるビットの流れのための毎秒192キロビ
ット(kbs )全二重ディジタル経路を備える。DSCは
受取られたビットの流れをB1およびB2チャネル(各
64kbs )ならびにDチャネル(16kbs )に分離す
る。Bチャネルはマルチプレクサ170を介してユーザ
の制御のもとに第1図に示される機能ブロックの異なっ
たものに径路づけられる。DチャネルはDSC34内の
レベル2で部分的に処理され、追加の処理のためにマイ
クロプロセッサインターフェイス(MPI)100を介
してプログラム可能マイクロプロセッサ(MPC、図示
せず)に進められる。この発明のDSC34はPBXお
よび公的応用の両方に合わせるために、「ポイント−ツ
ー−ポイント」および「ポイント−ツー−マルチポイン
ト」の2つの主要なCCITT勧告の両方を支持する。
びLIN2で4−ワイヤ「S」インターフェイス上の分
離変成器(図示せず)を介して受信されかつ端子LOU
T1およびLOUT2から4−ワイヤインターフェイス
上を送信されるビットの流れのための毎秒192キロビ
ット(kbs )全二重ディジタル経路を備える。DSCは
受取られたビットの流れをB1およびB2チャネル(各
64kbs )ならびにDチャネル(16kbs )に分離す
る。Bチャネルはマルチプレクサ170を介してユーザ
の制御のもとに第1図に示される機能ブロックの異なっ
たものに径路づけられる。DチャネルはDSC34内の
レベル2で部分的に処理され、追加の処理のためにマイ
クロプロセッサインターフェイス(MPI)100を介
してプログラム可能マイクロプロセッサ(MPC、図示
せず)に進められる。この発明のDSC34はPBXお
よび公的応用の両方に合わせるために、「ポイント−ツ
ー−ポイント」および「ポイント−ツー−マルチポイン
ト」の2つの主要なCCITT勧告の両方を支持する。
第1図を参照すると、DSC34は端子LIN1および
LIN2に接続されたラインインターフェイスユニット
(LIU)110を含み、これは受信セクション120
と送信セクション130を含む。受信セクション120
は受信フィルタ、クロック回復のためのディジタル位相
ロックループ(DPLL)、入ってくるビットの流れフ
レームのハイマークおよびローマークを検出するための
2つのスライサおよびフレーム同期化のためのフレーム
回復回路からなる。
LIN2に接続されたラインインターフェイスユニット
(LIU)110を含み、これは受信セクション120
と送信セクション130を含む。受信セクション120
は受信フィルタ、クロック回復のためのディジタル位相
ロックループ(DPLL)、入ってくるビットの流れフ
レームのハイマークおよびローマークを検出するための
2つのスライサおよびフレーム同期化のためのフレーム
回復回路からなる。
受信機120は疑似三進コード化ビットの流れを、第1
図に示されるようにバス140を介してDSC34の他
のブロックに導伝する前に、二進に変換する。受信機1
20はまた、DSC34が「ポイント−ツー−ポイン
ト」形態で動作しているときに起こり得るコンテンショ
ンを解決するためにDチャネルアクセスプロトコールを
行なう。
図に示されるようにバス140を介してDSC34の他
のブロックに導伝する前に、二進に変換する。受信機1
20はまた、DSC34が「ポイント−ツー−ポイン
ト」形態で動作しているときに起こり得るコンテンショ
ンを解決するためにDチャネルアクセスプロトコールを
行なう。
送信セクション130は二進−疑似三進エンコーダおよ
び、バス140上の信号を受取り、外に出ていくビット
の流れがそこからDSC34のLOUT1およびLOU
T2に発生されることを引起こすライン駆動装置からな
る。この外に出ていくビットの流れはCCITT勧告で
「S」インターフェイスについて特定されている。
び、バス140上の信号を受取り、外に出ていくビット
の流れがそこからDSC34のLOUT1およびLOU
T2に発生されることを引起こすライン駆動装置からな
る。この外に出ていくビットの流れはCCITT勧告で
「S」インターフェイスについて特定されている。
LIU110は「S」インターフェイスのレベル1活性
化および非活性化についてのCCITT勧告に従う。こ
れは標準のCCITT「Info 」信号を送信しかつデコ
ード化することによって達成される。LIU110はま
たDSC34のフックスイッチ(HSW)端子上の信号
にも応答する。HSW端子はDSCに接続されたハンド
セットのオフフックまたはオンフック状態を示す信号を
受取る。
化および非活性化についてのCCITT勧告に従う。こ
れは標準のCCITT「Info 」信号を送信しかつデコ
ード化することによって達成される。LIU110はま
たDSC34のフックスイッチ(HSW)端子上の信号
にも応答する。HSW端子はDSCに接続されたハンド
セットのオフフックまたはオンフック状態を示す信号を
受取る。
DSC34はまた、バス140に接続され、LIU11
0を介して受取られた16kbs Dチャネルを部分的に処
理するデータリンク制御器(DLC)150を含む。プ
ロトコールの層2の部分的な処理は、フラッグの検出お
よび発生、0の削除および挿入、エラー検出のためのフ
レームチェックシーケンス処理およびいくつかのアドレ
ス能力を含む。外部のマイクロプロセッサがDLC15
0を初期化しより高いレベルのプロトコール処理を行な
う。DSC34が受信モードにあるとき、Dチャネルデ
ータはLIU110からDLC150へバス140を介
して導伝され、それからDSC34の1組の8個のデー
タ端子(D0、D1、D2、D3、D4、D5、D6お
よびD7)から外部のマイクロプロセッサへの伝送のた
めにマイクロプロセッサインターフェイス(MPI)1
00へ導伝される。DSCが送信モードにあるとき、D
チャネルデータは「S」インターフェイス上のDチャネ
ルの伝送のためにMPI100からDLC150を介し
てLIU110に導伝される。
0を介して受取られた16kbs Dチャネルを部分的に処
理するデータリンク制御器(DLC)150を含む。プ
ロトコールの層2の部分的な処理は、フラッグの検出お
よび発生、0の削除および挿入、エラー検出のためのフ
レームチェックシーケンス処理およびいくつかのアドレ
ス能力を含む。外部のマイクロプロセッサがDLC15
0を初期化しより高いレベルのプロトコール処理を行な
う。DSC34が受信モードにあるとき、Dチャネルデ
ータはLIU110からDLC150へバス140を介
して導伝され、それからDSC34の1組の8個のデー
タ端子(D0、D1、D2、D3、D4、D5、D6お
よびD7)から外部のマイクロプロセッサへの伝送のた
めにマイクロプロセッサインターフェイス(MPI)1
00へ導伝される。DSCが送信モードにあるとき、D
チャネルデータは「S」インターフェイス上のDチャネ
ルの伝送のためにMPI100からDLC150を介し
てLIU110に導伝される。
DSC34内に含まれる主オーディオプロセッサ(MA
P)160はD/Aセクション162内ではディジタル
−アナログ(D/A)変換を行ない、A/Dセクション
164内ではアナログ−ディジタル(A/D)変換を行
ない、ディジタル信号処理(DSP)セクション166
内ではDSC34内にある信号のディジタル処理を行な
う。アナログオーディオ信号は2つの一般のアナログ入
力(AINA、AINB、AGND)でDSC34のM
AP部分に与えられることができ、アナログ音声信号は
イヤホン端子(EAR[1]およびEAR[2])およ
びラウドスピーカ端子(LS1およびLS2)でMAP
部分によって発生される。
P)160はD/Aセクション162内ではディジタル
−アナログ(D/A)変換を行ない、A/Dセクション
164内ではアナログ−ディジタル(A/D)変換を行
ない、ディジタル信号処理(DSP)セクション166
内ではDSC34内にある信号のディジタル処理を行な
う。アナログオーディオ信号は2つの一般のアナログ入
力(AINA、AINB、AGND)でDSC34のM
AP部分に与えられることができ、アナログ音声信号は
イヤホン端子(EAR[1]およびEAR[2])およ
びラウドスピーカ端子(LS1およびLS2)でMAP
部分によって発生される。
この発明のMAP160はMAP端子でユーザにアクセ
ス可能な3つのユーザのプログラム可能な特徴を含む。
第1はこの発明の多数トーン発生器セクションであり、
第2は1対の減衰歪補正フィルタであり、第3は1対の
利得調整フィルタである。MAP160は、それぞれA
INAまたはAINB端子で受取られるか、EAR1お
よびEAR2端子で発生されるかまたはLS1およびL
S2端子で発生されるかするオーディオ信号のディジタ
ル表現を搬送するバス140上のディジタル信号を送信
しまた受信する。
ス可能な3つのユーザのプログラム可能な特徴を含む。
第1はこの発明の多数トーン発生器セクションであり、
第2は1対の減衰歪補正フィルタであり、第3は1対の
利得調整フィルタである。MAP160は、それぞれA
INAまたはAINB端子で受取られるか、EAR1お
よびEAR2端子で発生されるかまたはLS1およびL
S2端子で発生されるかするオーディオ信号のディジタ
ル表現を搬送するバス140上のディジタル信号を送信
しまた受信する。
DSC34のマルチプレクサ(MUX)170部分は外
部のマイクロプロセッサを介して外部からプログラム可
能であり、これに応答して、それぞれDSC34の直列
B入力(SBIN)端子およびDSC34の直列B出力
(SBOUT)端子でDSC34から外部の周辺装置に
送信されおよび受信されたB1およびB2チャネル上の
マルチプレクサされたビットの流れを制御する。MUX
170はバス140を介して、SBIN端子、SBOU
T端子、MPI100、LIU110およびMAP16
0を含むソースと先行を有する様々な異なった信号径路
を確立するようにプログラムされ得る。第1図のMUX
170は64kbs のB1およびB2チャネルをMPA1
00、LIU110およびMAP160の中で選択的に
径路づけし、そこで内部の論理チャネルは(MAPにつ
いて)Ba 、(MPIについて)Bb およびBc 、(B
直列ポートについて)Bd 、Be およびBf ならびに
(LIUについて)B1およびB2で示されている。D
チャネルデータはLIU110からDLC150に直接
径路づけられる。
部のマイクロプロセッサを介して外部からプログラム可
能であり、これに応答して、それぞれDSC34の直列
B入力(SBIN)端子およびDSC34の直列B出力
(SBOUT)端子でDSC34から外部の周辺装置に
送信されおよび受信されたB1およびB2チャネル上の
マルチプレクサされたビットの流れを制御する。MUX
170はバス140を介して、SBIN端子、SBOU
T端子、MPI100、LIU110およびMAP16
0を含むソースと先行を有する様々な異なった信号径路
を確立するようにプログラムされ得る。第1図のMUX
170は64kbs のB1およびB2チャネルをMPA1
00、LIU110およびMAP160の中で選択的に
径路づけし、そこで内部の論理チャネルは(MAPにつ
いて)Ba 、(MPIについて)Bb およびBc 、(B
直列ポートについて)Bd 、Be およびBf ならびに
(LIUについて)B1およびB2で示されている。D
チャネルデータはLIU110からDLC150に直接
径路づけられる。
B.DSCプログラム可能内部バス構造 MUX170は4つのマルチプレクサ制御レジスタ(M
CR1、MCR2、MCR3およびMCR4)を含み、
これらは第1図にバス140として機能的に示される加
入者に選択された二方向性データ径路に沿ってデータフ
ローを導くために、MPI100を介してプログラムさ
れ得る。
CR1、MCR2、MCR3およびMCR4)を含み、
これらは第1図にバス140として機能的に示される加
入者に選択された二方向性データ径路に沿ってデータフ
ローを導くために、MPI100を介してプログラムさ
れ得る。
B.1 論理バス構造 MUX170は、MCR1、MCR2およびMCR3の
内容に制御されて、第2図に示される8個のMUX論理
部分B1、B2、Ba 、Bb 、Bc 、Bd 、Be および
Bf 間にそれらの二方向性径路を確立することができ
る。これらのMCRは対応するMCRに適当なチャネル
コードを書込むことによって、8個の論理Dチャネルポ
ートのいずれか2つを接続するように外部からプログラ
ムされる。MCR1、MCR2およびMCR3の各々は
1対の4ビットチャネルコードを受取り、これは下の第
I表に従って論理チャネル相互接続を特定する。
内容に制御されて、第2図に示される8個のMUX論理
部分B1、B2、Ba 、Bb 、Bc 、Bd 、Be および
Bf 間にそれらの二方向性径路を確立することができ
る。これらのMCRは対応するMCRに適当なチャネル
コードを書込むことによって、8個の論理Dチャネルポ
ートのいずれか2つを接続するように外部からプログラ
ムされる。MCR1、MCR2およびMCR3の各々は
1対の4ビットチャネルコードを受取り、これは下の第
I表に従って論理チャネル相互接続を特定する。
たとえば、チャネルコード0001および0100をM
CR1に割当てるとB1とBb の二方向性チャネル接続
が確立されるだろう。同じ対のチャネルコードを特定の
MCRに割当てることによってループバック接続が確立
できる。
CR1に割当てるとB1とBb の二方向性チャネル接続
が確立されるだろう。同じ対のチャネルコードを特定の
MCRに割当てることによってループバック接続が確立
できる。
MUX170は、「プログラム可能データ径路指示マル
チプレクサ」と題された、アラン T.クラーク等の1
985年7月26日出願の関連の同時係属中の出願連続
番号第759,624号の主題であり、これはこの出願
の譲受人に譲受けられた。MUX170とマルチプレク
サ制御レジスタおよびMUX170内の関連の素子の詳
細な説明はこの同時係属中の出願に含まれ、ここに引用
により援用される。
チプレクサ」と題された、アラン T.クラーク等の1
985年7月26日出願の関連の同時係属中の出願連続
番号第759,624号の主題であり、これはこの出願
の譲受人に譲受けられた。MUX170とマルチプレク
サ制御レジスタおよびMUX170内の関連の素子の詳
細な説明はこの同時係属中の出願に含まれ、ここに引用
により援用される。
B.2 内部の物理的バス構造 第1図でバス140として機能的に示されたDSC34
内部のバス構造が第3図に図示される。上のB.1セク
ションにおいて、B1およびB2、Ba 、Bb およびB
c 、Bd 、Be およびBf で参照されたBチャエル二方
向性データ径路が、それぞれ第3図では200、20
2、204および206で示される。加えて、第3図に
は3つの制御バス208、210および212が示さ
れ、これらはそれぞれMPI100のポートDA[7−
0]、DB[7−0]およびMP1STRT[6−0]
をLIU110のポートDA[7−0]、DB[7−
0]およびMP1STRT[6−0]、DLC150、
MAP160の受信/送信フィルタ166ならびにMU
X170と相互接続する。
内部のバス構造が第3図に図示される。上のB.1セク
ションにおいて、B1およびB2、Ba 、Bb およびB
c 、Bd 、Be およびBf で参照されたBチャエル二方
向性データ径路が、それぞれ第3図では200、20
2、204および206で示される。加えて、第3図に
は3つの制御バス208、210および212が示さ
れ、これらはそれぞれMPI100のポートDA[7−
0]、DB[7−0]およびMP1STRT[6−0]
をLIU110のポートDA[7−0]、DB[7−
0]およびMP1STRT[6−0]、DLC150、
MAP160の受信/送信フィルタ166ならびにMU
X170と相互接続する。
MCR1、MCR2およびMCR3レジスタの内容は、
第I表に従って上のB.1セクションで述べられたよう
に、データバス200、202、204および206上
に実現された特定の相互接続を決定する。DSC34内
の他のユーザのアクセス可能なレジスタと同様に、MC
R1、MCR2およびMCR3レジスタをユーザがプロ
グラムする態様は下のCセクションで述べられる。
第I表に従って上のB.1セクションで述べられたよう
に、データバス200、202、204および206上
に実現された特定の相互接続を決定する。DSC34内
の他のユーザのアクセス可能なレジスタと同様に、MC
R1、MCR2およびMCR3レジスタをユーザがプロ
グラムする態様は下のCセクションで述べられる。
第3図に示されるように、MAP160のアナログ−デ
ィジタル(A/D)162セクションはバス214によ
ってMAP160のDSPセクション166に接続さ
れ、ディジタル−アナログ(D/A)164セクション
はバス216によってフィルタ166に接続されてい
る。Dチャネル二方向性データ径路218はLIU11
0とDLC150を相互接続し、Dチャネル二方向性デ
ータ径路220はDLC150とMPI100を相互接
続する。
ィジタル(A/D)162セクションはバス214によ
ってMAP160のDSPセクション166に接続さ
れ、ディジタル−アナログ(D/A)164セクション
はバス216によってフィルタ166に接続されてい
る。Dチャネル二方向性データ径路218はLIU11
0とDLC150を相互接続し、Dチャネル二方向性デ
ータ径路220はDLC150とMPI100を相互接
続する。
C.マイクロプロセッサインターフェイス DSC34はマイクロプロセッサインターフェイス(M
PI)100を介してアクセスできる多数のプログラム
可能レジスタおよびフィルタを含む。第4A図はMPI
100の内部構造を示し、これは入力/出力(I/O)
バッファ300、コマンドレジスタ(CR)302、イ
ンターラプトレジスタ(IR)304、Dチャネル状態
レジスタ(DSR)306およびDチャネルエラーレジ
スタ(DER)308を含む。CR302、IR30
4、DSR306およびDER308はDSC34のD
[0−7]端子およびI/Oバッファ300を介してユ
ーザのアクセスが可能である。
PI)100を介してアクセスできる多数のプログラム
可能レジスタおよびフィルタを含む。第4A図はMPI
100の内部構造を示し、これは入力/出力(I/O)
バッファ300、コマンドレジスタ(CR)302、イ
ンターラプトレジスタ(IR)304、Dチャネル状態
レジスタ(DSR)306およびDチャネルエラーレジ
スタ(DER)308を含む。CR302、IR30
4、DSR306およびDER308はDSC34のD
[0−7]端子およびI/Oバッファ300を介してユ
ーザのアクセスが可能である。
MPI100内の関連のレジスタの詳細な説明は上で言
及された、「ディジタル加入者制御器」と題された関連
の同時係属中の出願を参照することによってなされ、こ
の説明はここに引用により援用される。
及された、「ディジタル加入者制御器」と題された関連
の同時係属中の出願を参照することによってなされ、こ
の説明はここに引用により援用される。
CR302は第4B図に示されるように8−ビットレジ
スタからなる。CR302は先行コードフィールド(D
CF)を含む3−ビット(Y2、Y1、Y0)フィール
ドと動作コードフィールド(OCF)を含5−ビット
(Z4、Z3、Z2、Z1、Z0)フィールドとに細分
される。DCFの「Y」ビットは、下の第II表に従っ
て、DSC34のどのセクションがMPI100を介し
てユーザによってアクセスされるべきかを規定する。O
CFの「Z」ビットは下の第III表に従って、DSC3
4のセクション内のどのデータレジスタがコマンドレジ
スタの8−ビット内容物のDCFによって特定されるか
を規定する。
スタからなる。CR302は先行コードフィールド(D
CF)を含む3−ビット(Y2、Y1、Y0)フィール
ドと動作コードフィールド(OCF)を含5−ビット
(Z4、Z3、Z2、Z1、Z0)フィールドとに細分
される。DCFの「Y」ビットは、下の第II表に従っ
て、DSC34のどのセクションがMPI100を介し
てユーザによってアクセスされるべきかを規定する。O
CFの「Z」ビットは下の第III表に従って、DSC3
4のセクション内のどのデータレジスタがコマンドレジ
スタの8−ビット内容物のDCFによって特定されるか
を規定する。
第III表はDSC34のMPI100セクション内にな
い多数のレジスタに言及する。送信(X)、受信
(R)、利得送信(GX)、利得受信(GER)および
サイドトーン利得はMAP160の受信/送信フィルタ
セクション166内のユーザのプログラム可能な利得を
備えたプログラム可能フィルタである。周波数トーン発
生器レジスタ(FTGR)1および2、ならびに振幅ト
ーン発生器レジスタ(ATGR)1および2はMAPの
受信/送信フィルタセクションの中のユーザのプログラ
ム可能なトーン発生器と関連する。MAPモードレジス
タ(MMR)1および2は受信/送信フィルタセクショ
ン内のユーザのプログラム可能レジスタであって、トー
ン発生器へのユーザのアクセスおよび他のユーザの選択
可能なMAP機能を提供する。これらのエレメントはす
ぐ下で述べられるエレメントと同様に、これらを含むD
SCのセクションと関連して以下で説明される。
い多数のレジスタに言及する。送信(X)、受信
(R)、利得送信(GX)、利得受信(GER)および
サイドトーン利得はMAP160の受信/送信フィルタ
セクション166内のユーザのプログラム可能な利得を
備えたプログラム可能フィルタである。周波数トーン発
生器レジスタ(FTGR)1および2、ならびに振幅ト
ーン発生器レジスタ(ATGR)1および2はMAPの
受信/送信フィルタセクションの中のユーザのプログラ
ム可能なトーン発生器と関連する。MAPモードレジス
タ(MMR)1および2は受信/送信フィルタセクショ
ン内のユーザのプログラム可能レジスタであって、トー
ン発生器へのユーザのアクセスおよび他のユーザの選択
可能なMAP機能を提供する。これらのエレメントはす
ぐ下で述べられるエレメントと同様に、これらを含むD
SCのセクションと関連して以下で説明される。
D.主オーディオプロセッサ DSC34はこの発明のMAP160を含み、これは受
取られたアナログオーディオ信号をディジタル信号に変
換する送信セクションと、受取られたディジタル信号を
アナログオーディオ信号に変換する受信セクションから
なる。MAP160はMAP160内で行なわれる信号
処理のMPC制御を可能にする多数のユーザのアクセス
可能なレジスタを含む。
取られたアナログオーディオ信号をディジタル信号に変
換する送信セクションと、受取られたディジタル信号を
アナログオーディオ信号に変換する受信セクションから
なる。MAP160はMAP160内で行なわれる信号
処理のMPC制御を可能にする多数のユーザのアクセス
可能なレジスタを含む。
D.1 MAP送信セクション MAP送信セクションによるデータの処理は第5A図の
信号フロー図で示される。A/D変換器164から受取
られた毎秒512キロサイクル(KHz)ディジタル信
号はデシメータ(D1)600に与えられ、これはサン
プリング周波数を128KHzまで減少させる。結果と
して生じた128KHzディジタル信号は第2のデシメ
ータ(D2)602に与えられ、これはサンプリング周
波数を64KHzまで減少させる。第3のデシメータ
(D3)603はデシメータ602によって発生された
64KHzを受取り、そこから32KHz信号を発生す
る。以下で述べられるようにMAPモードレジスタを介
して可能化され得る、ユーザのプログラム可能二重トー
ン多周波数(DTMF)発生器(DT)604はMAP
160内に含まれる3個のトーン発生器の1つである。
DTMF発生器604は、1つまたは2つのトーンから
なりトーンの周波数、振幅および抑揚がMPCを介して
プログラム可能であるような信号を発生するのに用いる
ことができる。トーンは2ウェイスイッチ606でデシ
メータ603の出力で発生された32KHz信号に径路
づけられ得る。スイッチ606の一方の極は第3のデシ
メータ603の出力に接続される。スイッチ606の第
2の極はDTMF発生器604に接続される。スイッチ
606のアームは第4のデシメータ610に接続され
る。DTMF発生器604からの信号を含む、デシメー
タ603によって発生された信号は第4のデシメータ
(D4)610に導伝され、これはサンプリング周波数
を16KHzまで減少させる。第4のデシメータ610
によって発生された16KHz信号上に直列に作用する
送信ローパフィルタ(LPX)612およびハイパスフ
ィルタ(HP1、HP2)614は、ユーザのプログラ
ム可能な送信減衰歪補正8−タップFIRフィルタ
(X)616に与えられる8KHz信号を発生する。
信号フロー図で示される。A/D変換器164から受取
られた毎秒512キロサイクル(KHz)ディジタル信
号はデシメータ(D1)600に与えられ、これはサン
プリング周波数を128KHzまで減少させる。結果と
して生じた128KHzディジタル信号は第2のデシメ
ータ(D2)602に与えられ、これはサンプリング周
波数を64KHzまで減少させる。第3のデシメータ
(D3)603はデシメータ602によって発生された
64KHzを受取り、そこから32KHz信号を発生す
る。以下で述べられるようにMAPモードレジスタを介
して可能化され得る、ユーザのプログラム可能二重トー
ン多周波数(DTMF)発生器(DT)604はMAP
160内に含まれる3個のトーン発生器の1つである。
DTMF発生器604は、1つまたは2つのトーンから
なりトーンの周波数、振幅および抑揚がMPCを介して
プログラム可能であるような信号を発生するのに用いる
ことができる。トーンは2ウェイスイッチ606でデシ
メータ603の出力で発生された32KHz信号に径路
づけられ得る。スイッチ606の一方の極は第3のデシ
メータ603の出力に接続される。スイッチ606の第
2の極はDTMF発生器604に接続される。スイッチ
606のアームは第4のデシメータ610に接続され
る。DTMF発生器604からの信号を含む、デシメー
タ603によって発生された信号は第4のデシメータ
(D4)610に導伝され、これはサンプリング周波数
を16KHzまで減少させる。第4のデシメータ610
によって発生された16KHz信号上に直列に作用する
送信ローパフィルタ(LPX)612およびハイパスフ
ィルタ(HP1、HP2)614は、ユーザのプログラ
ム可能な送信減衰歪補正8−タップFIRフィルタ
(X)616に与えられる8KHz信号を発生する。
送信補正フィルタ616はMAP送信セクションの周波
数特性を修正してDSC34のAINA、AINBおよ
びAGND端子に接続されたマイクロホンや他の変成品
の特性を補償するようにプログラムできる。フィルタ6
16はまた、ユーザによって所望される他の特性に整合
するようにプリエンファシスおよび/またはポストエン
ファシスを加えるようにプログラムできる。
数特性を修正してDSC34のAINA、AINBおよ
びAGND端子に接続されたマイクロホンや他の変成品
の特性を補償するようにプログラムできる。フィルタ6
16はまた、ユーザによって所望される他の特性に整合
するようにプリエンファシスおよび/またはポストエン
ファシスを加えるようにプログラムできる。
送信補正フィルタ616によって発生された補正された
信号はユーザによってプログラム可能な送信利得調整フ
ィルタ(GX)618に導伝され、そこから圧縮器(O
UT)620に導伝される。圧縮器620は線形ディジ
タルデータ上にMu −法則またはA−法則変換のいずれ
かを実現するディジタル圧縮演算を採用する。結果とし
て生じる圧縮された信号は信号ライン202を介してM
UX170に導伝される(第3図)。送信された信号
は、以下で述べられるように、MAP受信セクションに
導入するために送信補正フィルタ616の出力で利用可
能である。
信号はユーザによってプログラム可能な送信利得調整フ
ィルタ(GX)618に導伝され、そこから圧縮器(O
UT)620に導伝される。圧縮器620は線形ディジ
タルデータ上にMu −法則またはA−法則変換のいずれ
かを実現するディジタル圧縮演算を採用する。結果とし
て生じる圧縮された信号は信号ライン202を介してM
UX170に導伝される(第3図)。送信された信号
は、以下で述べられるように、MAP受信セクションに
導入するために送信補正フィルタ616の出力で利用可
能である。
MAP制御回路622はMPI100を通って内部パス
624を介してMAP160のエレメントへのアクセス
を提供し、同様にMAP160のエレメントにタイミン
グおよび信号処理信号を供給する。MAP制御回路62
2によって発生されたフィルタタイミング信号は第5B
図に例示される。512クロックサイクルの総合計は下
の第5A図および第5C図に示される様々な送信側およ
び受信側の機能を実行するためにDSP166に用いら
れる。各機能は第5A図および第5C図で用いられる機
能の頭字語で示される、第5B図に示されるサイクルの
特定のシーケンスに配分される。
624を介してMAP160のエレメントへのアクセス
を提供し、同様にMAP160のエレメントにタイミン
グおよび信号処理信号を供給する。MAP制御回路62
2によって発生されたフィルタタイミング信号は第5B
図に例示される。512クロックサイクルの総合計は下
の第5A図および第5C図に示される様々な送信側およ
び受信側の機能を実行するためにDSP166に用いら
れる。各機能は第5A図および第5C図で用いられる機
能の頭字語で示される、第5B図に示されるサイクルの
特定のシーケンスに配分される。
D.2 MAP受信セクション 第5C図はMAP160の受信セクションにおける信号
のフローを図示する。MUX170からの信号は伸長器
630によって受取られ、これはMu −法則、またはA
−法則−線形変換を行なう。結果として生じる線形ディ
ジタル信号は受信利得調整フィルタ(GR)632へ、
そしてそこから合計器634へ導伝される。
のフローを図示する。MUX170からの信号は伸長器
630によって受取られ、これはMu −法則、またはA
−法則−線形変換を行なう。結果として生じる線形ディ
ジタル信号は受信利得調整フィルタ(GR)632へ、
そしてそこから合計器634へ導伝される。
送信補正フィルタ616の出力に接続されたプログラム
可能サイドトーン発生器(ST)636は送信された信
号が、サイドトーン発生器が接続されている合計器63
4でMAP受信セクション内に導入されることを可能に
する。トーンメッセージ発生器(TM)638もまた合
計器634に接続される。
可能サイドトーン発生器(ST)636は送信された信
号が、サイドトーン発生器が接続されている合計器63
4でMAP受信セクション内に導入されることを可能に
する。トーンメッセージ発生器(TM)638もまた合
計器634に接続される。
合計器634の出力は第2のプログラム可能受信利得調
整フィルタ(GER)640に与えられ、その出力はソ
フトウェア制御可能スイッチ642の一方の極に接続さ
れる。スイッチ642の第2の極はトーンリンガ発生器
(TR)644の出力に接続される。サイドトーン発生
器636によって発生された信号は送信された信号の一
部を受信チャネルに付加するために用いられ得る。トー
ンメッセージ発生器638およびトーンリンガ発生器6
44によって発生された信号はリンギングトーン、話し
中信号、読出音または他の呼出進行トーン(call progr
ess tones )として用いられ得る。スイッチ642のア
ームはユーザのプログラム可能な受信減衰歪補正8−タ
ップFJRフィルタ(R)646に接続される。
整フィルタ(GER)640に与えられ、その出力はソ
フトウェア制御可能スイッチ642の一方の極に接続さ
れる。スイッチ642の第2の極はトーンリンガ発生器
(TR)644の出力に接続される。サイドトーン発生
器636によって発生された信号は送信された信号の一
部を受信チャネルに付加するために用いられ得る。トー
ンメッセージ発生器638およびトーンリンガ発生器6
44によって発生された信号はリンギングトーン、話し
中信号、読出音または他の呼出進行トーン(call progr
ess tones )として用いられ得る。スイッチ642のア
ームはユーザのプログラム可能な受信減衰歪補正8−タ
ップFJRフィルタ(R)646に接続される。
結果として生じる補正された8KHz信号は受信機ロー
パスフィルタ(LPR)648に導伝され、そしてそこ
から一連の4個の補間フィルタ(I1)、(I2)、
(I3)および(I4)、650、652、654およ
び656に導伝されてサンプリング周波数を256KH
zまで増加される。最後の補間フィルタ656からの出
力はMAP160のD/A変換器162(第1図)に送
信される。第5B図に示されるフィルタタイミング信号
は、送信側機能と関連して上で述べられた第5C図に示
される様々な受信側機能の実行を制御する。
パスフィルタ(LPR)648に導伝され、そしてそこ
から一連の4個の補間フィルタ(I1)、(I2)、
(I3)および(I4)、650、652、654およ
び656に導伝されてサンプリング周波数を256KH
zまで増加される。最後の補間フィルタ656からの出
力はMAP160のD/A変換器162(第1図)に送
信される。第5B図に示されるフィルタタイミング信号
は、送信側機能と関連して上で述べられた第5C図に示
される様々な受信側機能の実行を制御する。
3個のMAPトーン発生器604、638および644
は、周波数トーン発生器レジスタ(FTGR)の2つの
8−ビットバイトおよび振幅トーン発生器レジスタ(A
TGR)の2つの8−ビットバイト内にストアされた2
つの周波数値および2つの振幅値でプログラムされ得
る。第2のMAPモードレジスタ(MMR2)は8ビッ
トレジスタであってその内容物は次に説明されるように
トーン発生器の或るものを可能化する。FTGRの内容
物は300ないし3000Hzの間の周波数に対応し、
ATGRの内容物は2db段階で0ないし−18db間の振
幅に対応する。
は、周波数トーン発生器レジスタ(FTGR)の2つの
8−ビットバイトおよび振幅トーン発生器レジスタ(A
TGR)の2つの8−ビットバイト内にストアされた2
つの周波数値および2つの振幅値でプログラムされ得
る。第2のMAPモードレジスタ(MMR2)は8ビッ
トレジスタであってその内容物は次に説明されるように
トーン発生器の或るものを可能化する。FTGRの内容
物は300ないし3000Hzの間の周波数に対応し、
ATGRの内容物は2db段階で0ないし−18db間の振
幅に対応する。
D.3 MAPレジスタ MAP160の送信および受信セクションは下の第IV表
に挙げられる8組のユーザのプログラム可能なレジスタ
を含む。これらのレジスタは下の第V表で述べられるよ
うに2つのMAPモードレジスタ(MMR1)および
(MMR2)の内容に従って可能化または不能化され
る。第IV表の最初の6行に挙げられたユーザのプログラ
ム可能なフィルタの係数はMPI100を介してMPC
からデータが受取られるとMIP係数ランダムアクセス
メモリ(RAM)内にストアされる。代わりに、デフォ
ルト値がMAPプログラム可能論理アレイ(PLA)内
にストアされる。
に挙げられる8組のユーザのプログラム可能なレジスタ
を含む。これらのレジスタは下の第V表で述べられるよ
うに2つのMAPモードレジスタ(MMR1)および
(MMR2)の内容に従って可能化または不能化され
る。第IV表の最初の6行に挙げられたユーザのプログラ
ム可能なフィルタの係数はMPI100を介してMPC
からデータが受取られるとMIP係数ランダムアクセス
メモリ(RAM)内にストアされる。代わりに、デフォ
ルト値がMAPプログラム可能論理アレイ(PLA)内
にストアされる。
E.MAP160アーキテクチャ MAP160の内部のアーキテクチャの概観が第6図に
示される。示されるように、演算論理ユニット(AL
U)700とその関連したランダムアクセスメモリ(R
AM)702がディジタル信号処理(DSP)ブロック
166内に含まれる。A/D変換器164から受取られ
たかまたはD/A変換器162から送信された信号を表
わすデータが一時的にRAM702内にストアされAL
U700によってディジタルに処理される。圧縮器70
4(第5A図の620)はALU700によって発生さ
れたディジタル信号のMu −法則またはA−法則変換を
行ない、結果として生じる圧縮された信号はPCM出力
レジスタ706内にストアされそしてそこからMUX1
70に導伝される。伸長器708(第5C図の630)
はPCM入力レジスタ710を介してMUX170から
のディジタル信号を受取り、Mu −法則またはA−法則
変換を行なって、結果として生じる線形ディジタル信号
を信号処理のためにALU700に導伝する。
示される。示されるように、演算論理ユニット(AL
U)700とその関連したランダムアクセスメモリ(R
AM)702がディジタル信号処理(DSP)ブロック
166内に含まれる。A/D変換器164から受取られ
たかまたはD/A変換器162から送信された信号を表
わすデータが一時的にRAM702内にストアされAL
U700によってディジタルに処理される。圧縮器70
4(第5A図の620)はALU700によって発生さ
れたディジタル信号のMu −法則またはA−法則変換を
行ない、結果として生じる圧縮された信号はPCM出力
レジスタ706内にストアされそしてそこからMUX1
70に導伝される。伸長器708(第5C図の630)
はPCM入力レジスタ710を介してMUX170から
のディジタル信号を受取り、Mu −法則またはA−法則
変換を行なって、結果として生じる線形ディジタル信号
を信号処理のためにALU700に導伝する。
DSPブロック166の制御セクション712(第5A
図の622)はALU700、データRAM702、圧
縮器704および伸長器708に制御信号を発生する。
制御回路712は、信号の処理の間ALU700によっ
て用いられるユーザのプログラム可能な数値係数をスト
アするための関連のランダムアクセスメモリ(RAM)
714を有する。
図の622)はALU700、データRAM702、圧
縮器704および伸長器708に制御信号を発生する。
制御回路712は、信号の処理の間ALU700によっ
て用いられるユーザのプログラム可能な数値係数をスト
アするための関連のランダムアクセスメモリ(RAM)
714を有する。
第7図を参照すると、MAP160のDSPセクション
166は、データRAM702,PCM出力および入力
レジスタ706および710、制御回路712および第
6図に関連して議論される係数RAM714を含む。こ
こで制御回路712が特許請求の範囲に記載された中央
制御装置に対応する。また、レジスタ706および71
0は、第7図のマルチプレクサ764および766とと
もに、特許請求の範囲における二重パルスコード変調チ
ャネルを構成する。DSP166のALU700のセク
ションは第7図でより詳細に、1対の2方向性19ビッ
ト−導体バス、Aバス720およびBバス722を含ん
で示されている。ここで、ALU700が特許請求の範
囲に記載された演算論理ユニットに対応し、Aバス72
0が第1のデータバスに対応し、Bバス722が第2の
データバスに対応している。データRAM702は出力
ラッチ724および入力ラッチ726を介してAおよび
Bバスに接続される。数値定数をストアするレジスタ7
28はAバス720に接続される。
166は、データRAM702,PCM出力および入力
レジスタ706および710、制御回路712および第
6図に関連して議論される係数RAM714を含む。こ
こで制御回路712が特許請求の範囲に記載された中央
制御装置に対応する。また、レジスタ706および71
0は、第7図のマルチプレクサ764および766とと
もに、特許請求の範囲における二重パルスコード変調チ
ャネルを構成する。DSP166のALU700のセク
ションは第7図でより詳細に、1対の2方向性19ビッ
ト−導体バス、Aバス720およびBバス722を含ん
で示されている。ここで、ALU700が特許請求の範
囲に記載された演算論理ユニットに対応し、Aバス72
0が第1のデータバスに対応し、Bバス722が第2の
データバスに対応している。データRAM702は出力
ラッチ724および入力ラッチ726を介してAおよび
Bバスに接続される。数値定数をストアするレジスタ7
28はAバス720に接続される。
19−ビット加算/減算器730はA側入力がAバス7
20に接続され、B側入力がシフトレジスタ732を介
してBバス722に接続される。この加算/減算器73
0が、特許請求の範囲に記載された加算/減算器手段に
対応する。加算/減算器730はシフトマルチプレクサ
734によって発生されるキャリィ−イン(C−IN)
信号および加算/減算(+/−)信号を受取る。シフト
マルチプレクサ734または3−ビットシフト制御信号
を並列に発生し、これはシフトレジスタ732によって
受取られる。加算/減算器730のAおよびB入力ポー
トで受取られた信号に対応する19−ビット2進数の結
果として生じる和または差は、加算/減算信号に応じて
ここで発生されそして補正マルチプレクサ736に導電
される。オーバフロー検出器(O/F DET)738
はまた加算/減算器730によって受取られた2進数に
対応する信号と、同様に加算/減算器730によって発
生されたキャリィ−アウト信号を受取り、オーバフロー
信号を発生し、これはトーン発生器制御回路740によ
ってと同様に補正マルチプレクサ736によって受取ら
れる。このようにしてALU700はいわゆる飽和演算
を行なう。
20に接続され、B側入力がシフトレジスタ732を介
してBバス722に接続される。この加算/減算器73
0が、特許請求の範囲に記載された加算/減算器手段に
対応する。加算/減算器730はシフトマルチプレクサ
734によって発生されるキャリィ−イン(C−IN)
信号および加算/減算(+/−)信号を受取る。シフト
マルチプレクサ734または3−ビットシフト制御信号
を並列に発生し、これはシフトレジスタ732によって
受取られる。加算/減算器730のAおよびB入力ポー
トで受取られた信号に対応する19−ビット2進数の結
果として生じる和または差は、加算/減算信号に応じて
ここで発生されそして補正マルチプレクサ736に導電
される。オーバフロー検出器(O/F DET)738
はまた加算/減算器730によって受取られた2進数に
対応する信号と、同様に加算/減算器730によって発
生されたキャリィ−アウト信号を受取り、オーバフロー
信号を発生し、これはトーン発生器制御回路740によ
ってと同様に補正マルチプレクサ736によって受取ら
れる。このようにしてALU700はいわゆる飽和演算
を行なう。
加算/減算器730へのAおよびB入力の値を加算また
は減算した補正された結果はマルチプレクサ736によ
って発生されアキュムレータ742に受取られる。アキ
ュムレータ742の内容物はBバス722に導伝され
る。マルチプレクサ736によって発生された補正され
た結果はまたバッファ744を介してAバス722、ま
たラッチ746を介してD/A変換器162へ導伝され
る。A/D変換器164はAバス720を介してALU
700に接続される。なお、A/D変換器164が、特
許請求の範囲における、時分割多重されたディジタル信
号を形成する手段に対応し、D/A変換器が、特許請求
の範囲における時分割多重されたディジタル信号を受取
る手段に対応する。
は減算した補正された結果はマルチプレクサ736によ
って発生されアキュムレータ742に受取られる。アキ
ュムレータ742の内容物はBバス722に導伝され
る。マルチプレクサ736によって発生された補正され
た結果はまたバッファ744を介してAバス722、ま
たラッチ746を介してD/A変換器162へ導伝され
る。A/D変換器164はAバス720を介してALU
700に接続される。なお、A/D変換器164が、特
許請求の範囲における、時分割多重されたディジタル信
号を形成する手段に対応し、D/A変換器が、特許請求
の範囲における時分割多重されたディジタル信号を受取
る手段に対応する。
制御回路712はMPI100およびMAPモードレジ
スタ(MMR1)750および(MMR2)752を介
してMPCによって発生された信号を受取り、これはM
AP160内のユーザによってプログラム可能なレジス
タの8組の内容物を可能化/不能化および制御する。第
7図に示されるDSP166の様々なエレメントによっ
て受取られる、OSC180から受取られるクロックお
よびフレーム同期化信号と同様、MMR1 750およ
びMMR2 752の内容物に従って、制御信号が制御
回路712から発生される。しかしながら、これらの信
号を導伝するラインの多くは第7図には明白で示されて
おらず、これらの信号のすべてがここに述べられている
訳でもないが、一般にこのような信号の性質や分布は当
業者には公知である。制御回路712は6−ビットアド
レスを並列に発生し、これはラッチ754によって受取
られ、アドレスデコーダ756によってデコード化さ
れ、特定のアドレスの内容物はデータ呼出および書込動
作の間にデータRAM702内でアクセスされる。同様
に、係数RAM制御回路757は制御回路712から受
取られた信号に応答して7−ビットアドレスを並列に発
生し、これはラッチ758によって受取られ、これはア
ドレスデコーダ759によってデコード化され、特定の
アドレスの内容物は係数RAM714内でアクセスされ
る。数値係数データはMPI100から受取られ、制御
回路757およびラッチ760を介して導伝され、係数
RAM714内に特定のアドレスでストアされる。代わ
りに、数値係数データは係数RAM714から特定のア
ドレスで読出され、4−ビット信号ライン上を並列にシ
フトマルチプレクサ734へ導伝されてもよい。制御回
路712は4−ビット信号ライン上に並列に係数データ
を発生してもよく、これはシフトマルチプレクサ734
に導伝される。トーン発生器制御回路740は1対の1
−ビット信号ライン上に信号を発生し、これらは以下で
述べられるようにシフトマルチプレクサ734によって
受取られる。
スタ(MMR1)750および(MMR2)752を介
してMPCによって発生された信号を受取り、これはM
AP160内のユーザによってプログラム可能なレジス
タの8組の内容物を可能化/不能化および制御する。第
7図に示されるDSP166の様々なエレメントによっ
て受取られる、OSC180から受取られるクロックお
よびフレーム同期化信号と同様、MMR1 750およ
びMMR2 752の内容物に従って、制御信号が制御
回路712から発生される。しかしながら、これらの信
号を導伝するラインの多くは第7図には明白で示されて
おらず、これらの信号のすべてがここに述べられている
訳でもないが、一般にこのような信号の性質や分布は当
業者には公知である。制御回路712は6−ビットアド
レスを並列に発生し、これはラッチ754によって受取
られ、アドレスデコーダ756によってデコード化さ
れ、特定のアドレスの内容物はデータ呼出および書込動
作の間にデータRAM702内でアクセスされる。同様
に、係数RAM制御回路757は制御回路712から受
取られた信号に応答して7−ビットアドレスを並列に発
生し、これはラッチ758によって受取られ、これはア
ドレスデコーダ759によってデコード化され、特定の
アドレスの内容物は係数RAM714内でアクセスされ
る。数値係数データはMPI100から受取られ、制御
回路757およびラッチ760を介して導伝され、係数
RAM714内に特定のアドレスでストアされる。代わ
りに、数値係数データは係数RAM714から特定のア
ドレスで読出され、4−ビット信号ライン上を並列にシ
フトマルチプレクサ734へ導伝されてもよい。制御回
路712は4−ビット信号ライン上に並列に係数データ
を発生してもよく、これはシフトマルチプレクサ734
に導伝される。トーン発生器制御回路740は1対の1
−ビット信号ライン上に信号を発生し、これらは以下で
述べられるようにシフトマルチプレクサ734によって
受取られる。
Bバス722に接続された優先エンコーダ762は、こ
れもまたシフトマルチプレクサ734に受取られる信号
を3−ビット信号ライン上に並列に発生する。圧縮マル
チプレクサ764は優先エンコーダ762およびBバス
722に接続され、そこから時間分割マルチプレクスさ
れた信号を発生し、これはPCM出力レジスタ706に
受取られる。PCM入力レジスタ710は伸長マルチプ
レクサ766に接続され、これはシフトマルチプレクサ
734によって受取られる信号を4−ビット信号ライン
上に並列に発生し、またBバス722へ19−ビット導
体信号を並列に発生する。レジスタ710およびマルチ
プレクサ766は一緒に第5C図の630で示される伸
長動作を行なう。
れもまたシフトマルチプレクサ734に受取られる信号
を3−ビット信号ライン上に並列に発生する。圧縮マル
チプレクサ764は優先エンコーダ762およびBバス
722に接続され、そこから時間分割マルチプレクスさ
れた信号を発生し、これはPCM出力レジスタ706に
受取られる。PCM入力レジスタ710は伸長マルチプ
レクサ766に接続され、これはシフトマルチプレクサ
734によって受取られる信号を4−ビット信号ライン
上に並列に発生し、またBバス722へ19−ビット導
体信号を並列に発生する。レジスタ710およびマルチ
プレクサ766は一緒に第5C図の630で示される伸
長動作を行なう。
シフトマルチプレクサ734はまた二進0に対応する信
号を受取り、制御回路712によって並列に発生された
3−ビットシフトレジスタ制御信号に応答して、マルチ
プレクサ734によって受取られた信号の1つが、下の
第VI表に従って加算/減算器730およびシフトレジス
タ732へ導伝される。
号を受取り、制御回路712によって並列に発生された
3−ビットシフトレジスタ制御信号に応答して、マルチ
プレクサ734によって受取られた信号の1つが、下の
第VI表に従って加算/減算器730およびシフトレジス
タ732へ導伝される。
上の第VI表で参照されたトーンレジスタ1 768およ
びトーンレジスタ2 770は外部のマイクロプロセッ
サ(MPC)によって発生されたユーザに選択されたト
ーン係数信号をMPI100を介して受取り、これらの
信号はそこからBバス722に導伝される。これらのレ
ジスタはトーン発生器制御回路740とともに、第5A
図および第5C図で604、644および638で示さ
れたDTMF、トーンリンガ、およびトーンメッセージ
発生動作を行なう。トーン発生動作の間、トーンレジス
タ1および2の内容物はBバス722およびシフトレジ
スタ732を介して加算/減算器730のB入力部分
に、シフトマルチプレクサ734によって発生された3
−ビット並列信号の制御のもとで導伝され、上の第VI表
に従ってシフトレジスタ732に受取られる。
びトーンレジスタ2 770は外部のマイクロプロセッ
サ(MPC)によって発生されたユーザに選択されたト
ーン係数信号をMPI100を介して受取り、これらの
信号はそこからBバス722に導伝される。これらのレ
ジスタはトーン発生器制御回路740とともに、第5A
図および第5C図で604、644および638で示さ
れたDTMF、トーンリンガ、およびトーンメッセージ
発生動作を行なう。トーン発生動作の間、トーンレジス
タ1および2の内容物はBバス722およびシフトレジ
スタ732を介して加算/減算器730のB入力部分
に、シフトマルチプレクサ734によって発生された3
−ビット並列信号の制御のもとで導伝され、上の第VI表
に従ってシフトレジスタ732に受取られる。
AおよびBバス720および722に関連して第7図に
示された様々なエレメントのビットスライスされた構造
およびDSP166の二重バス設計は、「ビットスライ
スされた、集積回路の二重バス設計」と題された関連の
同時係属中の出願の主題であり、これはここに引用によ
り援用される。
示された様々なエレメントのビットスライスされた構造
およびDSP166の二重バス設計は、「ビットスライ
スされた、集積回路の二重バス設計」と題された関連の
同時係属中の出願の主題であり、これはここに引用によ
り援用される。
F. DSP166の動作 第7図に示されるDSP166の動作の説明に用いられ
るいわゆるCOEFF変数は、加算/減算器730によ
って受取られる加算/減算信号の状態と同様にシフトレ
ジスタ732によって行なわれる右シフトの数を反映す
る。このため、COEFF変数はシフトマルチプレクサ
734によって発生された4−ビット並列信号を表わ
し、このうち3−ビット並列部分はシフトレジスタ73
2に受取られてそれによって行なわれるべき右シフトの
数を決定し、1−ビット部分は加算/減算器730によ
って受取られ、それによって加算または減算のいずれが
行なわれるべきかを決定する。
るいわゆるCOEFF変数は、加算/減算器730によ
って受取られる加算/減算信号の状態と同様にシフトレ
ジスタ732によって行なわれる右シフトの数を反映す
る。このため、COEFF変数はシフトマルチプレクサ
734によって発生された4−ビット並列信号を表わ
し、このうち3−ビット並列部分はシフトレジスタ73
2に受取られてそれによって行なわれるべき右シフトの
数を決定し、1−ビット部分は加算/減算器730によ
って受取られ、それによって加算または減算のいずれが
行なわれるべきかを決定する。
A入力ポートで、加算/減算器730は以下のものをソ
ースとして選択することができる、すなわちバッファ7
44、データRAM出力ラッチ724または定数レジス
タ728である。選択はマルチプレクサとして働くAバ
ス720によって行なわれ、これは制御回路712によ
って発生された制御信号に応答する。同様に、B入力ポ
ートで、Bバス722は以下の1つをソースとして選択
できる、すなわち、アキュムレータ742、データRA
M出力ラッチ724、伸長器マルチプレクサ766、ト
ーンレジスタ1 768、トーンレジスタ2 770ま
たは定数「0」である。
ースとして選択することができる、すなわちバッファ7
44、データRAM出力ラッチ724または定数レジス
タ728である。選択はマルチプレクサとして働くAバ
ス720によって行なわれ、これは制御回路712によ
って発生された制御信号に応答する。同様に、B入力ポ
ートで、Bバス722は以下の1つをソースとして選択
できる、すなわち、アキュムレータ742、データRA
M出力ラッチ724、伸長器マルチプレクサ766、ト
ーンレジスタ1 768、トーンレジスタ2 770ま
たは定数「0」である。
制御回路712によって発生されアドレスデコーダ75
6でラッチ754を介して受取られたアドレスによって
選択された、データRAM702内の位置の内容物はデ
ータRAM出力ラッチ724に読出され得る。データR
AM702内の選択された位置の内容物は、Aバス72
0またはBバス722のいずれかを介して以下のソース
から書込できる。すなわち、アキュムレータ742、バ
ッファ744、デシメータ600(第5A図)、データ
RAM出力ラッチ724または定数「0」である。
6でラッチ754を介して受取られたアドレスによって
選択された、データRAM702内の位置の内容物はデ
ータRAM出力ラッチ724に読出され得る。データR
AM702内の選択された位置の内容物は、Aバス72
0またはBバス722のいずれかを介して以下のソース
から書込できる。すなわち、アキュムレータ742、バ
ッファ744、デシメータ600(第5A図)、データ
RAM出力ラッチ724または定数「0」である。
OSC180によって発生された3−位相クロックの第
1の位相の間に、以下のソースの1つの内容物がAバス
720上に置かれる。すなわちデータRAM出力ラッチ
724、定数「0」またはバッファ744である。3−
位相クロックの第2の位相の間、以下のソースの1つの
内容物がAバス720上に置かれる。すなわち定数
「0」、デシメータ600、またはバッファ744であ
る。3−位相クロックの第1の位相の間、以下のソース
の1つの内容物がBバス722上に置かれる、すなわち
定数レジスタ728、データRAM出力ラッチ724、
伸長器マルチプレクサ766またはアキュムレータ74
2である。第2の位相の間には、アキュムレータ742
またデータRAM出力ラッチ724である。
1の位相の間に、以下のソースの1つの内容物がAバス
720上に置かれる。すなわちデータRAM出力ラッチ
724、定数「0」またはバッファ744である。3−
位相クロックの第2の位相の間、以下のソースの1つの
内容物がAバス720上に置かれる。すなわち定数
「0」、デシメータ600、またはバッファ744であ
る。3−位相クロックの第1の位相の間、以下のソース
の1つの内容物がBバス722上に置かれる、すなわち
定数レジスタ728、データRAM出力ラッチ724、
伸長器マルチプレクサ766またはアキュムレータ74
2である。第2の位相の間には、アキュムレータ742
またデータRAM出力ラッチ724である。
上に述べられた動作は、各々が第8図に示されるフォー
マットを有する一連のマイクロコード命令の実行の間に
DSP制御回路712によって制御される。これらの命
令は制御回路712内の図示されていないプログラム可
能論理アレイ(PLA)セクションにストアされる。第
8図を参照すると、各命令は46ビット語を含む。最上
位の7ビット位置はデータRAM702または係数RA
M714のいずれかにおいてアクセスされるべき位置の
アドレスを含み、前者のRAMはこれらの7ビットの最
上位を無視する。命令語の次に最上位の4ビット位置は
MAP160のプログラム可能およびプログラム可能で
ないフィルタに用いられる数値係数の値を含む。次に最
上位の3ビット位置は上の第VI表で参照されたシフトレ
ジスタ732制御値を含む。次に最上位の3ビット位置
は係数RAM714読出可能フラッグ、データRAM7
02書込可能フラッグおよびデータRAM702読出可
能フラッグをそれぞれ含む。
マットを有する一連のマイクロコード命令の実行の間に
DSP制御回路712によって制御される。これらの命
令は制御回路712内の図示されていないプログラム可
能論理アレイ(PLA)セクションにストアされる。第
8図を参照すると、各命令は46ビット語を含む。最上
位の7ビット位置はデータRAM702または係数RA
M714のいずれかにおいてアクセスされるべき位置の
アドレスを含み、前者のRAMはこれらの7ビットの最
上位を無視する。命令語の次に最上位の4ビット位置は
MAP160のプログラム可能およびプログラム可能で
ないフィルタに用いられる数値係数の値を含む。次に最
上位の3ビット位置は上の第VI表で参照されたシフトレ
ジスタ732制御値を含む。次に最上位の3ビット位置
は係数RAM714読出可能フラッグ、データRAM7
02書込可能フラッグおよびデータRAM702読出可
能フラッグをそれぞれ含む。
第8図に示された命令語の次に最上位の12ビット位置
は上で述べられたAバス720およびBバス722のソ
ースを示す値を含む。次に最上位のビット位置はデータ
RAM入力ラッチ726の内容物をロードするのにAま
たはBのいずれのバスが用いらるべきかを特定する値を
含む。次の最上位のビット位置は優先エンコーダ762
によって用いられるためにA−法則またはMu −法則エ
ンコードのどちらかが行なわれるかを示すフラッグを含
む。次に最上位のビット位置は圧縮器マルチプレクサ7
64のロードを可能にするフラッグ、バッファ744の
ロードを可能にするフラッグ、A/D変換器164内の
自動−0(AZ)補正器を可能にするフラッグ、D/A
変換器162のロードを可能にするフラッグ、およびD
/A変換器162に接続された半ラッチバッファのロー
ドを可能にするフラッグを含む。
は上で述べられたAバス720およびBバス722のソ
ースを示す値を含む。次に最上位のビット位置はデータ
RAM入力ラッチ726の内容物をロードするのにAま
たはBのいずれのバスが用いらるべきかを特定する値を
含む。次の最上位のビット位置は優先エンコーダ762
によって用いられるためにA−法則またはMu −法則エ
ンコードのどちらかが行なわれるかを示すフラッグを含
む。次に最上位のビット位置は圧縮器マルチプレクサ7
64のロードを可能にするフラッグ、バッファ744の
ロードを可能にするフラッグ、A/D変換器164内の
自動−0(AZ)補正器を可能にするフラッグ、D/A
変換器162のロードを可能にするフラッグ、およびD
/A変換器162に接続された半ラッチバッファのロー
ドを可能にするフラッグを含む。
次に最上位の6ビット位置は制御回路712によって実
行されるべき次の命令のアドレスを含み、次に最上位の
3ビット位置は命令の実行に8個のタイムスロットのど
れが割当てられるかを特定する。命令語の最下位のビッ
ト位置は3個のタイムスロットビット位置を制御回路7
12の内部のラッチにロードすることを可能にするフラ
ッグを含む。
行されるべき次の命令のアドレスを含み、次に最上位の
3ビット位置は命令の実行に8個のタイムスロットのど
れが割当てられるかを特定する。命令語の最下位のビッ
ト位置は3個のタイムスロットビット位置を制御回路7
12の内部のラッチにロードすることを可能にするフラ
ッグを含む。
DSP制御回路712は第8図に示された一連の命令を
実行し、その各々は以下の動作の1つまたは2つ以上が
起こることを引起こす、すなわち ACC,<BUF> =COEFF*ADATA+BDATA <R> XXX および<W(A,B,L,D,O)>XXX アキュムレータ(ACC)742および、随意にはバッ
ファ(BUF)744に関する第1の動作において、A
DATAはアキュムレータ742、データRAM出力ラ
ッチ724、伸長器マルチプレクサ766、トーンレジ
スタ1および2 768および770、または定数
「0」の内容物であり得る。COEFFのソースは制御
回路712、係数RAM714、伸長器マルチプレクサ
766、優先エンコーダ762、トーンレジスタ1およ
び2 768および770、またはアキュムレータ74
2であり得る。BDATAはバッファ744、データR
AM出力ラッチ724または定数レジスタ728の内容
物であり得る。バッファレジスタ744は、常に用いら
れるアキュムレータレジスタ742に加えて随意に選択
されることができ、動作の結果をストアする。
実行し、その各々は以下の動作の1つまたは2つ以上が
起こることを引起こす、すなわち ACC,<BUF> =COEFF*ADATA+BDATA <R> XXX および<W(A,B,L,D,O)>XXX アキュムレータ(ACC)742および、随意にはバッ
ファ(BUF)744に関する第1の動作において、A
DATAはアキュムレータ742、データRAM出力ラ
ッチ724、伸長器マルチプレクサ766、トーンレジ
スタ1および2 768および770、または定数
「0」の内容物であり得る。COEFFのソースは制御
回路712、係数RAM714、伸長器マルチプレクサ
766、優先エンコーダ762、トーンレジスタ1およ
び2 768および770、またはアキュムレータ74
2であり得る。BDATAはバッファ744、データR
AM出力ラッチ724または定数レジスタ728の内容
物であり得る。バッファレジスタ744は、常に用いら
れるアキュムレータレジスタ742に加えて随意に選択
されることができ、動作の結果をストアする。
第2の動作<R>は位置XXXのデータRAM702の
内容物のデータRAM出力ラッチ724への随意の記憶
であり、第3の動作は以下の1つから位置XXXのデー
タRAM702への随意の記憶に関する、すなわち、ア
キュムレータ(A)742、バッファ(B)744、デ
シメータ(D)600、データRAM出力ラッチ(L)
724または定数「0」である。
内容物のデータRAM出力ラッチ724への随意の記憶
であり、第3の動作は以下の1つから位置XXXのデー
タRAM702への随意の記憶に関する、すなわち、ア
キュムレータ(A)742、バッファ(B)744、デ
シメータ(D)600、データRAM出力ラッチ(L)
724または定数「0」である。
G.トーン発生 この発明のDSP166の多様性を示すのは、その単一
トーンおよび二重トーン多周波(DTMF)信号の発生
である。発生されるトーンの周波数、振幅および抑揚は
ユーザによって決定されMPI100を介してDSP1
66のプログラム可能レジスタ内の様々なパラメータの
適当な記憶によって選択される。これらのトーンはまた
DSC34によってトーンメッセージおよびトーンリン
ガ機能のために用いられることができる。
トーンおよび二重トーン多周波(DTMF)信号の発生
である。発生されるトーンの周波数、振幅および抑揚は
ユーザによって決定されMPI100を介してDSP1
66のプログラム可能レジスタ内の様々なパラメータの
適当な記憶によって選択される。これらのトーンはまた
DSC34によってトーンメッセージおよびトーンリン
ガ機能のために用いられることができる。
簡潔には、オーバフロー検出器738によって正のオー
バフロー状態が検出されるまでアキュムレータ742の
内容物にユーザに与えられた「デルタ」値を繰返し加え
ることによって三角波が発生される。デルタ値は次に負
のオーバフロー(アンダーフロー)状態が検出されるま
で減算される。三角形の波形は1.5で乗算され、オー
バフローおよびアンダーフローレベルで先端を切られて
台形の波形が発生する。1.5の因子は波形に33%の
立ち上がり時間を発生する。最後に、それによって台形
の波形が乗算される、ユーザに選択された振幅係数に基
づいて所望のトーンボリュームを備えた波形が発生され
る。
バフロー状態が検出されるまでアキュムレータ742の
内容物にユーザに与えられた「デルタ」値を繰返し加え
ることによって三角波が発生される。デルタ値は次に負
のオーバフロー(アンダーフロー)状態が検出されるま
で減算される。三角形の波形は1.5で乗算され、オー
バフローおよびアンダーフローレベルで先端を切られて
台形の波形が発生する。1.5の因子は波形に33%の
立ち上がり時間を発生する。最後に、それによって台形
の波形が乗算される、ユーザに選択された振幅係数に基
づいて所望のトーンボリュームを備えた波形が発生され
る。
「電気通信のためのトーン発生」と題された関連の同時
係属中の出願連続番号第771,382号はこの発明の
DSP166によるトーン発生の様々な局面の詳細な説
明を含み、これはここに引用により援用される。
係属中の出願連続番号第771,382号はこの発明の
DSP166によるトーン発生の様々な局面の詳細な説
明を含み、これはここに引用により援用される。
H.特許請求の範囲に記載された発明と実施例との対応
関係 最後に、特許請求の範囲に記載された発明と実施例との
対応関係を説明する。
関係 最後に、特許請求の範囲に記載された発明と実施例との
対応関係を説明する。
第7図の制御回路712が制御手段に対応し、ALU7
00が演算論理ユニットに対応する。また、Aバス72
0が第1のデータバスに対応し、Bバス722が第2の
データバスに対応する。A/D変換器164(第1図お
よび第6図)がディジタル信号のソースに対応し、D/
A変換器162(第1図および第6図)がディジタル信
号の行先に対応する。
00が演算論理ユニットに対応する。また、Aバス72
0が第1のデータバスに対応し、Bバス722が第2の
データバスに対応する。A/D変換器164(第1図お
よび第6図)がディジタル信号のソースに対応し、D/
A変換器162(第1図および第6図)がディジタル信
号の行先に対応する。
第7図において、制御回路712は、ユーザのプログラ
ム可能マイクロプロセッサから発生された信号をマイク
ロプロセッサインターフェイス(MPI)100および
MAPモードレジスタ(MMR1,MMR2)750,
752を介して受取る。それにより、制御回路712内
のプログラム可能論理アレイ(PLA)に第8図に示さ
れるマイクロコード命令がストアされる。MPI100
を介して接続されるユーザのプログラム可能マイクロプ
ロセッサが外部装置に対応する。このマイクロコード命
令に従って、制御回路712から制御信号が発生され
る。この制御信号に応答してALU700内の各回路お
よび第7図に示される他の各回路が制御される。
ム可能マイクロプロセッサから発生された信号をマイク
ロプロセッサインターフェイス(MPI)100および
MAPモードレジスタ(MMR1,MMR2)750,
752を介して受取る。それにより、制御回路712内
のプログラム可能論理アレイ(PLA)に第8図に示さ
れるマイクロコード命令がストアされる。MPI100
を介して接続されるユーザのプログラム可能マイクロプ
ロセッサが外部装置に対応する。このマイクロコード命
令に従って、制御回路712から制御信号が発生され
る。この制御信号に応答してALU700内の各回路お
よび第7図に示される他の各回路が制御される。
Aバス720は、ALU700に接続され、かつA/D
変換器164に接続される。また、Bバス722は、A
LU700に接続され、かつ伸張マルチプレクサ766
を介してPCM入力レジスタ710に接続され、優先エ
ンコーダ762および圧縮マルチプレクサ764を介し
てPCM出力レジスタ706に接続される。
変換器164に接続される。また、Bバス722は、A
LU700に接続され、かつ伸張マルチプレクサ766
を介してPCM入力レジスタ710に接続され、優先エ
ンコーダ762および圧縮マルチプレクサ764を介し
てPCM出力レジスタ706に接続される。
伸張マルチプレクサ766およびPCM入力レジスタ7
10からなるチャネルと、優先エンコーダ62、圧縮マ
ルチプレクサ764およびPCM出力レジスタ706か
らなるチャネルとが、二重PCMチャネルに対応する。
10からなるチャネルと、優先エンコーダ62、圧縮マ
ルチプレクサ764およびPCM出力レジスタ706か
らなるチャネルとが、二重PCMチャネルに対応する。
ALU700は、Aバス720を介してA/D変換器1
64(ソース)から時分割多重信号を受け、かつPCM
入力レジスタ710から伸張マルチプレクサ766およ
びBバス722を介してPCM入力信号を受取る。AL
U700は、制御回路712から受取られた制御信号に
応答して、これらのディジタル信号を処理する。そし
て、ALU700は、Bバス722、優先エンコーダ7
62および圧縮マルチプレクサ764を介してPCM出
力信号をPCM出力レジスタ706に送信し、かつ時分
割多重信号をラッチ746を介してD/A変換器162
(行先)に送信する。
64(ソース)から時分割多重信号を受け、かつPCM
入力レジスタ710から伸張マルチプレクサ766およ
びBバス722を介してPCM入力信号を受取る。AL
U700は、制御回路712から受取られた制御信号に
応答して、これらのディジタル信号を処理する。そし
て、ALU700は、Bバス722、優先エンコーダ7
62および圧縮マルチプレクサ764を介してPCM出
力信号をPCM出力レジスタ706に送信し、かつ時分
割多重信号をラッチ746を介してD/A変換器162
(行先)に送信する。
このように、第7図に示されるディジタル信号プロセッ
サ166は、受信側および送信側の両方のディジタル信
号を処理するように働く。
サ166は、受信側および送信側の両方のディジタル信
号を処理するように働く。
また、すべてディジタル信号処理を用いて、パルスコー
ド変調(PCM)のコーティングおよびデコーディング
が行なわれる。さらに、ディジタル信号の伝送および処
理は、ユーザのプログラム可能マイクロプロセッサから
与えられるマイクロコード命令に従って制御される。
ド変調(PCM)のコーティングおよびデコーディング
が行なわれる。さらに、ディジタル信号の伝送および処
理は、ユーザのプログラム可能マイクロプロセッサから
与えられるマイクロコード命令に従って制御される。
そのため、変化するユーザの要求に容易に合わせること
ができる。また、広い空間を占有せず、消費電力が少な
く、装置が簡略化される。さらに、発生される信号の不
完全さも解消され、きわどいタイミング経路を避けるこ
ともできる。しかも、発生される信号の波形を容易に修
正することができる。
ができる。また、広い空間を占有せず、消費電力が少な
く、装置が簡略化される。さらに、発生される信号の不
完全さも解消され、きわどいタイミング経路を避けるこ
ともできる。しかも、発生される信号の波形を容易に修
正することができる。
したがって、第7図のディジタル信号プロセッサは、汎
用性および融通性を有し、信頼性も高い。
用性および融通性を有し、信頼性も高い。
第1図はこの発明のディジタル信号プロセッサ(DS
P)をその主オーディオプロセッサ(MAP)セクショ
ン内に用いたディジタル加入者制御器(DSC)の機能
ブロック図である。 第2図はDSCの内部の論理データバス構造を示す。 第3図はDSCの物理的データバス構造を示す。 第4A図はDSCのマイクロプロセッサインターフェイ
ス部分のブロック図である。 第4B図はマイクロプロセッサインターフェイス内のコ
マンドレジスタの内容物に関連した意味を示す。 第5A図はMAPの送信セクションを通る信号フローを
示す。 第5B図はマイクロコード化フィルタおよびトーン発生
ルーチンの実行を制御するためにこの発明のDSPによ
って用いられるタイミング信号を示す。 第5C図はMAPの受信セクションを通る信号フローを
示す。 第6図はこの発明のDSPのアーキテクチャを示す。 第7図はこの発明のDSPのブロック図である。 第8図はDSPを制御するマイクロコード化命令のフォ
ーマットを示す。 図において、100はマイクロプロセッサインターフェ
イス、110はラインインターフェイスユニット,12
0は受信セクション、130は送信セクション、140
はバス、150はリンク制御器、160は主オーディオ
プロセッサ、162はD/Aセクション、164はA/
Dセクション、166はディジタル信号処理セクショ
ン、170はマルチプレクサ部分、300は入力/出力
バッファ、302はコマンドレジスタ、304はインタ
ラプトレジスタ、306はDチャネル状態レジスタ、3
08はDチャネルエラーレジスタ、600、602、6
03、610ばデシメータ、606はスイッチ、612
はローパスフィルタ、614はハイパスフィルタ、61
6はFIRフィルタ、618は送信利得調整フィルタ、
620は圧縮器、622はMAP制御回路、630は伸
長器、632は受信利得調整フィルタ、634は合計
器、636はサイドトーン発生器、638はトーンメッ
セージ発生器、640は受信利得調整フィルタ、642
はスイッチ、644はトーンリンガ発生器、646はF
IRフィルタ、648はローパスフィルタ、650、6
52、654および656は補間フィルタ、700は演
算論理ユニット、702はランダムアクセスメモリ、7
04は圧縮器、706はPCM出力レジスタ、708は
伸長器、710はPCM入力レジスタ、712は制御回
路、714は係数RAM、720はAバス、722はB
バス、724は出力ラッチ、726は入力ラッチ、72
8はレジスタ、730は加算/減算器、732はシフト
レジスタ、734はシフトマルチプレクサ、736は補
正マルチプレクサ、738はオーバフロー検出器、74
0はトーン発生器制御回路、742はアキュムレータ、
744はバッファ、750および752はMOPモード
レジスタ、754はラッチ、756はアドレスデコー
ダ、757は係数RAM制御回路、758はラッチ、7
59はアドレスデコーダ、760はラッチ、762は優
先エンコーダ、764は圧縮マルチプレクサ、766は
マルチプレクサ、768および770はトーンレジスタ
である。
P)をその主オーディオプロセッサ(MAP)セクショ
ン内に用いたディジタル加入者制御器(DSC)の機能
ブロック図である。 第2図はDSCの内部の論理データバス構造を示す。 第3図はDSCの物理的データバス構造を示す。 第4A図はDSCのマイクロプロセッサインターフェイ
ス部分のブロック図である。 第4B図はマイクロプロセッサインターフェイス内のコ
マンドレジスタの内容物に関連した意味を示す。 第5A図はMAPの送信セクションを通る信号フローを
示す。 第5B図はマイクロコード化フィルタおよびトーン発生
ルーチンの実行を制御するためにこの発明のDSPによ
って用いられるタイミング信号を示す。 第5C図はMAPの受信セクションを通る信号フローを
示す。 第6図はこの発明のDSPのアーキテクチャを示す。 第7図はこの発明のDSPのブロック図である。 第8図はDSPを制御するマイクロコード化命令のフォ
ーマットを示す。 図において、100はマイクロプロセッサインターフェ
イス、110はラインインターフェイスユニット,12
0は受信セクション、130は送信セクション、140
はバス、150はリンク制御器、160は主オーディオ
プロセッサ、162はD/Aセクション、164はA/
Dセクション、166はディジタル信号処理セクショ
ン、170はマルチプレクサ部分、300は入力/出力
バッファ、302はコマンドレジスタ、304はインタ
ラプトレジスタ、306はDチャネル状態レジスタ、3
08はDチャネルエラーレジスタ、600、602、6
03、610ばデシメータ、606はスイッチ、612
はローパスフィルタ、614はハイパスフィルタ、61
6はFIRフィルタ、618は送信利得調整フィルタ、
620は圧縮器、622はMAP制御回路、630は伸
長器、632は受信利得調整フィルタ、634は合計
器、636はサイドトーン発生器、638はトーンメッ
セージ発生器、640は受信利得調整フィルタ、642
はスイッチ、644はトーンリンガ発生器、646はF
IRフィルタ、648はローパスフィルタ、650、6
52、654および656は補間フィルタ、700は演
算論理ユニット、702はランダムアクセスメモリ、7
04は圧縮器、706はPCM出力レジスタ、708は
伸長器、710はPCM入力レジスタ、712は制御回
路、714は係数RAM、720はAバス、722はB
バス、724は出力ラッチ、726は入力ラッチ、72
8はレジスタ、730は加算/減算器、732はシフト
レジスタ、734はシフトマルチプレクサ、736は補
正マルチプレクサ、738はオーバフロー検出器、74
0はトーン発生器制御回路、742はアキュムレータ、
744はバッファ、750および752はMOPモード
レジスタ、754はラッチ、756はアドレスデコー
ダ、757は係数RAM制御回路、758はラッチ、7
59はアドレスデコーダ、760はラッチ、762は優
先エンコーダ、764は圧縮マルチプレクサ、766は
マルチプレクサ、768および770はトーンレジスタ
である。
フロントページの続き (72)発明者 ロナルド・シー・ラウゲセン アメリカ合衆国、カリフォルニア州、ロ ス・ガトス スカースボロウ・ウェイ、 100
Claims (9)
- 【請求項1】加入者をディジタル電話ネットワークにイ
ンターフェイスするためのディジタル加入者制御器(3
4)におけるディジタル信号プロセッサ(166)であ
って、時分割多重されたディジタル信号を形成するため
の手段(164)に接続された入力と、時分割多重され
たディジタル信号を受取る手段(162)に接続された
出力とを有し、 前記ディジタル信号プロセッサは、 前記ディジタル信号プロセッサに命令を供給するための
外部処理装置(100)から受取られた信号に応答し、
前記命令を処理しかつそこから制御信号(C−in)を
発生する中央制御装置(712)と、 前記制御信号(C−in)に応答する演算論理ユニット
(700)と、 前記演算論理ユニット(700)および前記ディジタル
信号形成手段(164)に接続された第1の双方向性デ
ータバス(720)と、 前記演算論理ユニット(700)に接続された第2のデ
ータバス(722)とを備え、 前記第2のデータバス(722)は双方向性であり、か
つレジスタおよびコード化手段を含む二重パルスコード
変調チャネル(710,766,706,764,76
2)に接続され、これにより、 前記演算論理ユニット(700)は、 (1) 前記第1のデータバス(720)を介して前記
ディジタル信号形成手段(164)から時分割多重され
た信号を受取りかつ前記パルスコード変調チャネル(7
10,766,706,764,762)からパルスコ
ード変調入力信号を受取り、 (2) 前記外部処理装置(100)から受取られた前
記制御信号(C−in)に応答して前記時分割多重され
た信号および前記パルスコード変調入力信号を処理し、
かつ (3) 前記第2のデータバス(722)を介して前記
二重パルスコード変調チャネルに送信されるパルスコー
ド変調出力信号を形成し、かつ前記ディジタル信号受取
り手段(162)に送信される時分割多重された出力信
号を形成することを特徴とする、ディジタル信号プロセ
ッサ。 - 【請求項2】加入者をディジタル電話ネットワークにイ
ンターフェイスするためのディジタル加入者制御器(3
4)におけるディジタル信号プロセッサ(166)であ
って、時分割多重されたディジタル信号を形成するため
の手段(164)に接続された入力と、時分割多重され
たディジタル信号を受取る手段(162)に接続された
出力とを有し、 前記ディジタル信号プロセッサは、 前記ディジタル信号プロセッサに命令を供給するための
外部処理装置(100)から受取られた信号に応答し、
前記命令を処理しかつそこから制御信号(C−in)を
発生する中央制御装置(712)と、 前記制御信号(C−in)に応答する演算論理ユニット
(700)と、 前記演算論理ユニット(700)および前記ディジタル
信号形成手段(164)に接続された第1の双方向性デ
ータバス(720)と、 前記演算論理ユニット(700)に接続された第2のデ
ータバス(722)とを備え、 前記第2のデータバス(722)は双方向性であり、か
つレジスタおよびコード化手段を含む二重パルスコード
変調チャネル(710,766,706,764,76
2)に接続され、これにより、 前記演算論理ユニット(700)は、 (1) 前記第1のデータバス(720)を介して前記
ディジタル信号形成手段(164)から時分割多重され
た信号を受取りかつ前記パルスコード変調チャネル(7
10,766,706,764,762)からパルスコ
ード変調入力信号を受取り、 (2) 前記外部処理装置(100)から受取られた前
記制御信号(C−in)に応答して前記時分割多重され
た信号および前記パルスコード変調入力信号を処理し、
かつ (3) 前記第2のデータバス(722)を介して前記
二重パルスコード変調チャネルに送信されるパルスコー
ド変調出力信号を形成し、かつ前記ディジタル信号受取
り手段(162)に送信される時分割多重された出力信
号を形成し、 前記演算論理ユニット(700)は、 第1および第2の入力(A,B)を有し、2つの数を表
わす前記入力(A,B)に与えられた信号から2つの数
の和または差を表わす信号を、加算/減算信号に応答し
て出力において選択的に発生するための加算/減算器手
段(730)と、 前記数を表わす前記信号および前記加算/減算器手段に
よって発生されたキャリーアウト信号に応答してオーバ
フロー信号を発生するためのオーバフロー検出手段(7
38)とを含み、 前記ディジタル信号プロセッサはさらに、 前記制御信号および前記外部処理装置からの前記信号に
応答して係数値に対応する信号をストアしかつ発生する
ための手段(757,714)と、 前記オーバフロー信号に応答して複数個のトーン制御信
号を発生するための手段(740)と、 前記第2のデータバス(722)に接続されたシフト制
御信号に応答して、前記第2のデータバス(722)を
介して受取られた信号によって表わされる複数ビットの
量を選択的にダウンシフトしかつ前記ダウンシフトされ
た量を表わす信号を出力に発生するための手段(73
2)と、 前記制御、前記係数記憶および発生手段、前記二重パル
スコード変調チャネル、前記第2のデータバス(72
2)および前記トーン制御発生手段(740)に接続さ
れ、そこから前記加算/減算信号および前記シフト制御
信号を選択的に発生するためのマルチプレクサ手段(7
34)とを含むことを特徴とする、ディジタル信号プロ
セッサ。 - 【請求項3】前記ディジタル信号プロセッサは、各々が
前記第2のデータバス(722)に接続された出力を有
し、各々が前記外部処理装置(100)に接続されてそ
れぞれ第1および第2のトーン制御パラメータを表わす
信号を受取りかつストアし、そこから前記トーン制御信
号を前記第2のデータバス(722)に発生するための
第1および第2のトーンレジスタ手段(768,77
0)をさらに含むことを特徴とする、特許請求の範囲第
2項記載のディジタル信号プロセッサ。 - 【請求項4】前記トーン制御信号が周波数値および振幅
値を表わす信号を含むことを特徴とする、特許請求の範
囲第3項記載のディジタル信号プロセッサ。 - 【請求項5】前記ディジタル信号プロセッサは、 前記中央制御装置(712)に接続された出力を有し、
前記外部処理装置(100)に接続されて、前記係数値
のうちの予め定められたものを表わす信号を受取りかつ
ストアし、そこから前記フィルタ係数値を発生するため
の第1のモードレジスタ手段(750)をさらに含むこ
とを特徴とする、特許請求の範囲第2項記載のディジタ
ル信号プロセッサ。 - 【請求項6】前記ディジタル信号プロセッサが複数個の
ディジタル信号処理機能を行ない、かつ処理機能可能化
信号に応答し、さらに、前記中央制御装置(712)に
接続された出力を有し、前記外部処理装置(100)に
接続されて、前記ディジタル信号処理機能のうち予め定
められたものの可能化または不能化を表わす信号を受取
りかつストアし、そこから前記処理機能可能化信号を発
生するための第2のモードレジスタ手段(752)をさ
らに含むことを特徴とする、特許請求の範囲第2項記載
のディジタル信号プロセッサ。 - 【請求項7】前記演算論理ユニットが、各々が前記時分
割多重された信号のうち予め定められたものについて並
列動作を行なう複数個の回路エレメントを含み、各前記
回路エレメントが前記バスの少なくとも1つの予め定め
られた時分割スロットに割り当てられ、各前記回路エレ
メントが、前記少なくとも1つのバスの導体の予め定め
られた1つに各々が接続された複数個のサブエレメント
を含むことを特徴とする、特許請求の範囲第2項記載の
ディジタル信号プロセッサ。 - 【請求項8】回路エレメントの前記サブエレメントの予
め定められたものが複製されることを特徴とする、特許
請求の範囲第7項記載のディジタル信号プロセッサ。 - 【請求項9】複数位相クロック信号に応答し、前記回路
エレメントの予め定められたものは前記回路エレメント
に割当てられた前記予め定められた時分割スロットの間
前記バスの予め定められた1つのソースになり、前記回
路エレメントの予め定められたものは前記回路エレメン
トに割当てられた前記予め定められた時分割スロットの
間前記バスの予め定められた1つのための行先になるこ
とを特徴とする、特許請求の範囲第7項記載のディジタ
ル信号プロセッサ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US771339 | 1985-08-30 | ||
US06/771,339 US4718057A (en) | 1985-08-30 | 1985-08-30 | Streamlined digital signal processor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6253589A JPS6253589A (ja) | 1987-03-09 |
JPH0652951B2 true JPH0652951B2 (ja) | 1994-07-06 |
Family
ID=25091495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61203570A Expired - Lifetime JPH0652951B2 (ja) | 1985-08-30 | 1986-08-28 | デイジタル信号プロセツサ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4718057A (ja) |
EP (1) | EP0216488B1 (ja) |
JP (1) | JPH0652951B2 (ja) |
AT (1) | ATE77526T1 (ja) |
DE (1) | DE3685706T2 (ja) |
Families Citing this family (95)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4641247A (en) | 1985-08-30 | 1987-02-03 | Advanced Micro Devices, Inc. | Bit-sliced, dual-bus design of integrated circuits |
FR2627041B1 (fr) * | 1988-02-05 | 1994-05-13 | Texas Instruments France | Dispositif de traitement de signaux telephoniques, comprenant des dispositifs de traitement de signaux numeriques communs a plusieurs lignes d'abonnes |
US4975947A (en) * | 1989-02-22 | 1990-12-04 | Texas Instruments Incorporated | System to share the DSP computation resources |
JPH0699812B2 (ja) * | 1989-04-07 | 1994-12-07 | 新日本製鐵株式会社 | 磁気特性及び皮膜特性の優れた方向性電磁鋼板の絶縁皮膜処理方法 |
US5228076A (en) * | 1989-06-12 | 1993-07-13 | Emil Hopner | High fidelity speech encoding for telecommunications systems |
CH679957A5 (en) * | 1990-03-07 | 1992-05-15 | Studer Revox Ag | Digital signal processing e.g. for multichannel tape player - using control words to identify different processing program for data words |
JPH0457434A (ja) * | 1990-06-27 | 1992-02-25 | Canon Inc | 通信端末装置 |
US6230255B1 (en) | 1990-07-06 | 2001-05-08 | Advanced Micro Devices, Inc. | Communications processor for voice band telecommunications |
US5768613A (en) * | 1990-07-06 | 1998-06-16 | Advanced Micro Devices, Inc. | Computing apparatus configured for partitioned processing |
SE467856B (sv) * | 1991-01-31 | 1992-09-21 | Ericsson Telefon Ab L M | Transcoder foer ett mobilradiosystem |
JPH0594546A (ja) * | 1991-02-05 | 1993-04-16 | American Teleph & Telegr Co <Att> | デジタルプロセツサ |
DE69232256T2 (de) * | 1991-09-27 | 2002-08-14 | Koninklijke Philips Electronics N.V., Eindhoven | Anordnung zum Liefern von Pulskodemodulationswerten in einem Fernsprechapparat |
EP0534549B1 (en) * | 1991-09-27 | 2001-12-05 | Koninklijke Philips Electronics N.V. | Arrangement for generating pulse code modulation values in a telephone set |
US5305312A (en) * | 1992-02-07 | 1994-04-19 | At&T Bell Laboratories | Apparatus for interfacing analog telephones and digital data terminals to an ISDN line |
JP2902204B2 (ja) * | 1992-03-24 | 1999-06-07 | 三菱電機株式会社 | 信号処理装置 |
JP3055316B2 (ja) * | 1992-08-13 | 2000-06-26 | ヤマハ株式会社 | デジタル信号プロセッサ |
FR2699775B1 (fr) * | 1992-12-21 | 1995-02-24 | Sagem | Carte d'équipement de ligne pour serveur ou autocommutateur. |
US7082106B2 (en) * | 1993-01-08 | 2006-07-25 | Multi-Tech Systems, Inc. | Computer-based multi-media communications system and method |
DE69333451T2 (de) * | 1993-03-08 | 2004-12-23 | Matsushita Electric Industrial Co., Ltd., Kadoma | Sprach- und Tonausgabevorrichtung für ein tragbares Telefon |
JP3527259B2 (ja) * | 1993-04-12 | 2004-05-17 | 松下電器産業株式会社 | 映像信号処理装置及び処理方法 |
KR0140674B1 (ko) * | 1993-04-12 | 1998-06-15 | 모리시다 요이치 | 영상신호처리장치 및 처리방법 |
US5457644A (en) * | 1993-08-20 | 1995-10-10 | Actel Corporation | Field programmable digital signal processing array integrated circuit |
US5606536A (en) * | 1994-05-20 | 1997-02-25 | Matsushita Electric Industrial Co., Ltd. | Optical recording/reproducing apparatus with variable control |
FR2720577B1 (fr) * | 1994-05-27 | 1996-08-14 | Sgs Thomson Microelectronics | Circuit de détection de tonalité téléphonique. |
US5604740A (en) * | 1994-06-01 | 1997-02-18 | Davox Corporation | Multi-path bus digital signal processor |
US5812553A (en) * | 1994-06-01 | 1998-09-22 | Davox Corporation | Multi-path bus digital processor |
US5790817A (en) * | 1996-09-25 | 1998-08-04 | Advanced Micro Devices, Inc. | Configurable digital wireless and wired communications system architecture for implementing baseband functionality |
US5802387A (en) * | 1996-12-27 | 1998-09-01 | Lucent Technologies Inc. | Efficient data transfer in a digital signal processor |
US5959466A (en) | 1997-01-31 | 1999-09-28 | Actel Corporation | Field programmable gate array with mask programmed input and output buffers |
US6150837A (en) * | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
DE19745255A1 (de) * | 1997-10-13 | 1999-04-15 | Siemens Ag | Vorrichtung und Verfahren zum Einstellen der Quantisierungskennlinien einer PCM-Codierung |
US6741643B1 (en) * | 1998-04-15 | 2004-05-25 | Telecommunications Research Laboratories | Asymmetric equalization system for data transmission |
US7119576B1 (en) | 2000-09-18 | 2006-10-10 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
US7346644B1 (en) | 2000-09-18 | 2008-03-18 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
CA2375815A1 (en) * | 2002-03-11 | 2003-09-11 | Catena Networks Canada Inc. | A system for performing a-law and u-law encoding and decoding |
WO2005018216A2 (en) * | 2003-08-05 | 2005-02-24 | Indesign, Llc. | Bit slicer system and method for synchronizing data streams |
US8620980B1 (en) | 2005-09-27 | 2013-12-31 | Altera Corporation | Programmable device with specialized multiplier blocks |
US8266199B2 (en) * | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
US8041759B1 (en) | 2006-02-09 | 2011-10-18 | Altera Corporation | Specialized processing block for programmable logic device |
US8266198B2 (en) * | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
US8301681B1 (en) | 2006-02-09 | 2012-10-30 | Altera Corporation | Specialized processing block for programmable logic device |
US7836117B1 (en) | 2006-04-07 | 2010-11-16 | Altera Corporation | Specialized processing block for programmable logic device |
US7822800B2 (en) * | 2006-05-19 | 2010-10-26 | Camco Produktions-Und Vertriebs Gmbh Fur Beschallungs-Und Beleuchtungsanlagen | Apparatus and method for performing a calculation operation |
US7822799B1 (en) | 2006-06-26 | 2010-10-26 | Altera Corporation | Adder-rounder circuitry for specialized processing block in programmable logic device |
US8386550B1 (en) | 2006-09-20 | 2013-02-26 | Altera Corporation | Method for configuring a finite impulse response filter in a programmable logic device |
US7930336B2 (en) * | 2006-12-05 | 2011-04-19 | Altera Corporation | Large multiplier for programmable logic device |
US8386553B1 (en) | 2006-12-05 | 2013-02-26 | Altera Corporation | Large multiplier for programmable logic device |
US7814137B1 (en) | 2007-01-09 | 2010-10-12 | Altera Corporation | Combined interpolation and decimation filter for programmable logic device |
US8650231B1 (en) | 2007-01-22 | 2014-02-11 | Altera Corporation | Configuring floating point operations in a programmable device |
US7865541B1 (en) | 2007-01-22 | 2011-01-04 | Altera Corporation | Configuring floating point operations in a programmable logic device |
US8645450B1 (en) | 2007-03-02 | 2014-02-04 | Altera Corporation | Multiplier-accumulator circuitry and methods |
US7949699B1 (en) | 2007-08-30 | 2011-05-24 | Altera Corporation | Implementation of decimation filter in integrated circuit device using ram-based data storage |
US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
US8244789B1 (en) | 2008-03-14 | 2012-08-14 | Altera Corporation | Normalization of floating point operations in a programmable integrated circuit device |
US8626815B1 (en) | 2008-07-14 | 2014-01-07 | Altera Corporation | Configuring a programmable integrated circuit device to perform matrix multiplication |
US8255448B1 (en) | 2008-10-02 | 2012-08-28 | Altera Corporation | Implementing division in a programmable integrated circuit device |
JP2010086902A (ja) * | 2008-10-02 | 2010-04-15 | Japan Aviation Electronics Industry Ltd | コネクタ |
US8307023B1 (en) | 2008-10-10 | 2012-11-06 | Altera Corporation | DSP block for implementing large multiplier on a programmable integrated circuit device |
US8706790B1 (en) | 2009-03-03 | 2014-04-22 | Altera Corporation | Implementing mixed-precision floating-point operations in a programmable integrated circuit device |
US8468192B1 (en) | 2009-03-03 | 2013-06-18 | Altera Corporation | Implementing multipliers in a programmable integrated circuit device |
US8886696B1 (en) | 2009-03-03 | 2014-11-11 | Altera Corporation | Digital signal processing circuitry with redundancy and ability to support larger multipliers |
US8805916B2 (en) * | 2009-03-03 | 2014-08-12 | Altera Corporation | Digital signal processing circuitry with redundancy and bidirectional data paths |
US8645449B1 (en) | 2009-03-03 | 2014-02-04 | Altera Corporation | Combined floating point adder and subtractor |
US8549055B2 (en) | 2009-03-03 | 2013-10-01 | Altera Corporation | Modular digital signal processing circuitry with optionally usable, dedicated connections between modules of the circuitry |
US8650236B1 (en) | 2009-08-04 | 2014-02-11 | Altera Corporation | High-rate interpolation or decimation filter in integrated circuit device |
US8412756B1 (en) | 2009-09-11 | 2013-04-02 | Altera Corporation | Multi-operand floating point operations in a programmable integrated circuit device |
US8396914B1 (en) | 2009-09-11 | 2013-03-12 | Altera Corporation | Matrix decomposition in an integrated circuit device |
US8539016B1 (en) | 2010-02-09 | 2013-09-17 | Altera Corporation | QR decomposition in an integrated circuit device |
US7948267B1 (en) | 2010-02-09 | 2011-05-24 | Altera Corporation | Efficient rounding circuits and methods in configurable integrated circuit devices |
US8601044B2 (en) * | 2010-03-02 | 2013-12-03 | Altera Corporation | Discrete Fourier Transform in an integrated circuit device |
US8458243B1 (en) | 2010-03-03 | 2013-06-04 | Altera Corporation | Digital signal processing circuit blocks with support for systolic finite-impulse-response digital filtering |
US8484265B1 (en) | 2010-03-04 | 2013-07-09 | Altera Corporation | Angular range reduction in an integrated circuit device |
US8510354B1 (en) | 2010-03-12 | 2013-08-13 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8364946B2 (en) * | 2010-03-22 | 2013-01-29 | Ishebabi Harold | Reconfigurable computing system and method of developing application for deployment on the same |
US8539014B2 (en) * | 2010-03-25 | 2013-09-17 | Altera Corporation | Solving linear matrices in an integrated circuit device |
US8589463B2 (en) | 2010-06-25 | 2013-11-19 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8577951B1 (en) | 2010-08-19 | 2013-11-05 | Altera Corporation | Matrix operations in an integrated circuit device |
US8645451B2 (en) | 2011-03-10 | 2014-02-04 | Altera Corporation | Double-clocked specialized processing block in an integrated circuit device |
US9600278B1 (en) | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
US8812576B1 (en) | 2011-09-12 | 2014-08-19 | Altera Corporation | QR decomposition in an integrated circuit device |
US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
US8762443B1 (en) | 2011-11-15 | 2014-06-24 | Altera Corporation | Matrix operations in an integrated circuit device |
US8543634B1 (en) | 2012-03-30 | 2013-09-24 | Altera Corporation | Specialized processing block for programmable integrated circuit device |
US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
US9379687B1 (en) | 2014-01-14 | 2016-06-28 | Altera Corporation | Pipelined systolic finite impulse response filter |
JP6484957B2 (ja) * | 2014-08-25 | 2019-03-20 | サンケン電気株式会社 | 演算処理装置 |
US9684488B2 (en) | 2015-03-26 | 2017-06-20 | Altera Corporation | Combined adder and pre-adder for high-radix multiplier circuit |
US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
DE102020210957A1 (de) * | 2020-08-31 | 2022-03-03 | Siemens Healthcare Gmbh | Auswerteeinheit für einen Röntgendetektor, Röntgendetektor, medizinische Bildgebungsvorrichtung und Verfahren zum Betreiben eines Röntgendetektors |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4061886A (en) | 1975-09-29 | 1977-12-06 | Mostek Corporation | Dual tone multiple frequency generator |
DE2855151A1 (de) * | 1978-12-20 | 1980-07-10 | Siemens Ag | Digitaler hoertongenerator |
AU540017B2 (en) | 1980-06-18 | 1984-10-25 | Telefonaktiebolaget Lm Ericsson (Publ) | Interpolative analog-to-digital converter for subscriber line audio processing circuit apparatus |
GB2103039A (en) * | 1981-07-23 | 1983-02-09 | Int Standard Electric Corp | Electronic tone generator |
US4460806A (en) * | 1982-05-13 | 1984-07-17 | At&T Bell Laboratories | Dual tone multifrequency and dial pulse receiver |
EP0103437B1 (en) * | 1982-09-15 | 1986-08-13 | Plessey Overseas Limited | Improvements in or relating to digital electronic switching systems |
US4530093A (en) * | 1983-07-05 | 1985-07-16 | International Standard Electric Corporation | PCM Telecommunications system for voice and data |
US4535454A (en) * | 1983-09-15 | 1985-08-13 | At&T Information Systems Inc. | Multifrequency tone distribution using a conferencing arrangement |
US4551721A (en) * | 1983-10-07 | 1985-11-05 | Honeywell Inc. | Method for initializing a token-passing local-area network |
US4608685A (en) * | 1984-04-30 | 1986-08-26 | Northern Telecom Limited | Packet and circuit switched communications network |
US4736362A (en) | 1985-07-26 | 1988-04-05 | Advanced Micro Devices, Inc. | Programmable data-routing multiplexer |
US4641247A (en) | 1985-08-30 | 1987-02-03 | Advanced Micro Devices, Inc. | Bit-sliced, dual-bus design of integrated circuits |
-
1985
- 1985-08-30 US US06/771,339 patent/US4718057A/en not_active Expired - Lifetime
-
1986
- 1986-08-14 AT AT86306271T patent/ATE77526T1/de not_active IP Right Cessation
- 1986-08-14 EP EP86306271A patent/EP0216488B1/en not_active Expired
- 1986-08-14 DE DE8686306271T patent/DE3685706T2/de not_active Expired - Lifetime
- 1986-08-28 JP JP61203570A patent/JPH0652951B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4718057A (en) | 1988-01-05 |
EP0216488B1 (en) | 1992-06-17 |
EP0216488A3 (en) | 1988-10-05 |
DE3685706T2 (de) | 1993-01-21 |
JPS6253589A (ja) | 1987-03-09 |
ATE77526T1 (de) | 1992-07-15 |
DE3685706D1 (de) | 1992-07-23 |
EP0216488A2 (en) | 1987-04-01 |
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