JPH0652951B2 - デイジタル信号プロセツサ - Google Patents
デイジタル信号プロセツサInfo
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- JPH0652951B2 JPH0652951B2 JP61203570A JP20357086A JPH0652951B2 JP H0652951 B2 JPH0652951 B2 JP H0652951B2 JP 61203570 A JP61203570 A JP 61203570A JP 20357086 A JP20357086 A JP 20357086A JP H0652951 B2 JPH0652951 B2 JP H0652951B2
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- 238000012545 processing Methods 0.000 claims abstract description 40
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 13
- 230000009977 dual effect Effects 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 3
- 230000006835 compression Effects 0.000 abstract description 8
- 238000007906 compression Methods 0.000 abstract description 8
- 238000004891 communication Methods 0.000 abstract description 5
- 238000013461 design Methods 0.000 abstract description 5
- 238000001914 filtration Methods 0.000 abstract description 2
- 238000012937 correction Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000005236 sound signal Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 101150004219 MCR1 gene Proteins 0.000 description 3
- 102000003979 Mineralocorticoid Receptors Human genes 0.000 description 3
- 108090000375 Mineralocorticoid Receptors Proteins 0.000 description 3
- 101100206347 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pmh1 gene Proteins 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000006837 decompression Effects 0.000 description 3
- 238000006452 multicomponent reaction Methods 0.000 description 3
- 230000011664 signaling Effects 0.000 description 3
- 102100027206 CD2 antigen cytoplasmic tail-binding protein 2 Human genes 0.000 description 2
- 101000914505 Homo sapiens CD2 antigen cytoplasmic tail-binding protein 2 Proteins 0.000 description 2
- 101000922137 Homo sapiens Peripheral plasma membrane protein CASK Proteins 0.000 description 2
- 102100031166 Peripheral plasma membrane protein CASK Human genes 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- YREOLPGEVLLKMB-UHFFFAOYSA-N 3-methylpyridin-1-ium-2-amine bromide hydrate Chemical compound O.[Br-].Cc1ccc[nH+]c1N YREOLPGEVLLKMB-UHFFFAOYSA-N 0.000 description 1
- WZKNLUWTEBWEOX-UHFFFAOYSA-N 6-[3-(pyridin-2-ylmethyl)pyrrolidin-1-yl]pyrido[3,2-d]pyrimidin-4-amine Chemical compound N1=C2C(N)=NC=NC2=CC=C1N(C1)CCC1CC1=CC=CC=N1 WZKNLUWTEBWEOX-UHFFFAOYSA-N 0.000 description 1
- 101100465519 Arabidopsis thaliana MPA1 gene Proteins 0.000 description 1
- 101150115013 DSP1 gene Proteins 0.000 description 1
- 102100037709 Desmocollin-3 Human genes 0.000 description 1
- 101150080661 Ear1 gene Proteins 0.000 description 1
- 101000968042 Homo sapiens Desmocollin-2 Proteins 0.000 description 1
- 101000880960 Homo sapiens Desmocollin-3 Proteins 0.000 description 1
- 101000633516 Homo sapiens Nuclear receptor subfamily 2 group F member 6 Proteins 0.000 description 1
- OFFWOVJBSQMVPI-RMLGOCCBSA-N Kaletra Chemical compound N1([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=2C=CC=CC=2)NC(=O)COC=2C(=CC=CC=2C)C)CC=2C=CC=CC=2)CCCNC1=O.N([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=1C=CC=CC=1)NC(=O)OCC=1SC=NC=1)CC=1C=CC=CC=1)C(=O)N(C)CC1=CSC(C(C)C)=N1 OFFWOVJBSQMVPI-RMLGOCCBSA-N 0.000 description 1
- 101100300012 Mannheimia haemolytica purT gene Proteins 0.000 description 1
- 101100067996 Mus musculus Gbp1 gene Proteins 0.000 description 1
- 101150081376 NR1D1 gene Proteins 0.000 description 1
- 102100023170 Nuclear receptor subfamily 1 group D member 1 Human genes 0.000 description 1
- 102100029528 Nuclear receptor subfamily 2 group F member 6 Human genes 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
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- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
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- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13106—Microprocessor, CPU
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- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
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- H04Q2213/13292—Time division multiplexing, TDM
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Description
【発明の詳細な説明】 この発明は電気通信設備に関し、特に、ディジタル加入
者制御器のオーディオプロセッサセクションの受信側と
送信側の両方に種々の信号発生機能を行なう汎用ディジ
タルプロセッサに関する。
者制御器のオーディオプロセッサセクションの受信側と
送信側の両方に種々の信号発生機能を行なう汎用ディジ
タルプロセッサに関する。
［関連の同時係属中の出願との相互関係］ この出願に特に興味ある関連した同時係属中の出願は、
「ディジタル加入者制御器」と題された１９８５年７月
２６日出願の出願連続番号第７５９，６２２号、「プロ
グラム可能データ経路指示マルチプレクサ」と題された
１９８５年７月２６日出願の出願連続番号第７５９，６
２４号、「電気通信のためのトーン発生」と題された１
９８５年８月３０日出願の出願連続番号第７７１，３８
２号、および「集積回路のビットスライスされた二重バ
ス設計」と題された１９８５年８月３０日出願の出願連
続番号第７７１，３８７号であり、これらはすべてこの
出願の譲受人に譲受けられた。これら４つの関連した同
時係属中の出願はここに引用により援用される。
「ディジタル加入者制御器」と題された１９８５年７月
２６日出願の出願連続番号第７５９，６２２号、「プロ
グラム可能データ経路指示マルチプレクサ」と題された
１９８５年７月２６日出願の出願連続番号第７５９，６
２４号、「電気通信のためのトーン発生」と題された１
９８５年８月３０日出願の出願連続番号第７７１，３８
２号、および「集積回路のビットスライスされた二重バ
ス設計」と題された１９８５年８月３０日出願の出願連
続番号第７７１，３８７号であり、これらはすべてこの
出願の譲受人に譲受けられた。これら４つの関連した同
時係属中の出願はここに引用により援用される。
［発明の背景］ 従来の電話回路は、アナログ技術を用いて加入者の家庭
を中央の電話局および電話ネットワークにリンクさせて
いた。アナログ音声および信号情報はベースバンドチャ
ネルに含まれ、それはネットワークから加入者への制限
された接続性を提供する。しかしながら、近年のディジ
タル通信の進歩により、加入者の家庭にもたらされるデ
ィジタル電話通信サービスが急増した。１９８４年に国
際電信電話諮問委員会（ＣＣＩＴＴ）により定義された
標準ディジタル電話システムは、ＩＳＤＮ（Ｉｎｔｅｇ
ｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｎｅ
ｔｗｏｒｋ）として知られている。
を中央の電話局および電話ネットワークにリンクさせて
いた。アナログ音声および信号情報はベースバンドチャ
ネルに含まれ、それはネットワークから加入者への制限
された接続性を提供する。しかしながら、近年のディジ
タル通信の進歩により、加入者の家庭にもたらされるデ
ィジタル電話通信サービスが急増した。１９８４年に国
際電信電話諮問委員会（ＣＣＩＴＴ）により定義された
標準ディジタル電話システムは、ＩＳＤＮ（Ｉｎｔｅｇ
ｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｎｅ
ｔｗｏｒｋ）として知られている。
ＩＳＤＮは、ディジタル伝送、交換および信号方式を用
いてエンドツーエンドディジタル接続を与えている。そ
れは、ユーザに、電気通信サービスを介しての直接制御
を提供し、音声およびデータ通信の両方をサポートす
る。ＩＳＤＮは、伝達サービス、チャネル、インターフ
ェイス、およびメッセージセットを含む。伝達ネットワ
ークアクセス（Ｂチャネル）は６４ｋｂ／ｓディジタル
信号である。基本ＩＳＤＮサービスは、２つのＢチャネ
ルおよび１６ｋｂ／ｓ信号チャネル（Ｄチャネル）を含
む。ＩＳＤＮの十分な記載は、Ｗｉｌｌｉａｍ Ｓｔａ
ｌｌｉｎｇｓ，ＩＳＤＮ：Ａｎ Ｉｎｔｒｏｄｕｃｔｉ
ｏｎ（１９８９）に見られる。
いてエンドツーエンドディジタル接続を与えている。そ
れは、ユーザに、電気通信サービスを介しての直接制御
を提供し、音声およびデータ通信の両方をサポートす
る。ＩＳＤＮは、伝達サービス、チャネル、インターフ
ェイス、およびメッセージセットを含む。伝達ネットワ
ークアクセス（Ｂチャネル）は６４ｋｂ／ｓディジタル
信号である。基本ＩＳＤＮサービスは、２つのＢチャネ
ルおよび１６ｋｂ／ｓ信号チャネル（Ｄチャネル）を含
む。ＩＳＤＮの十分な記載は、Ｗｉｌｌｉａｍ Ｓｔａ
ｌｌｉｎｇｓ，ＩＳＤＮ：Ａｎ Ｉｎｔｒｏｄｕｃｔｉ
ｏｎ（１９８９）に見られる。
今日の電話の加入者ラインはディジタルネットワーク本
来の信号の完全さおよび融通性が最高のものとなるよう
に音声およびデータ伝送の両方のために全ディジタルネ
ットワークを益々採用している。加入者に与えられる他
の利点は電話、パケットおよび回線切換データ、遠隔測
定、電子郵便、警報信号、テレックス、ファクシミリ、
および銀行取引のような既存のおよび新しいサービスが
同じ媒体でより効果的に与えられることを含み、それに
よって、必要とされる装置および空間が非常に減じられ
る。さらに、これらの新しいサービスおよび単一（ディ
ジタル）ネットワークで動作するすべてのサービスから
結果として生じる簡略化された経営から得られる増加し
た収益で電話会社に利益が生じる。
来の信号の完全さおよび融通性が最高のものとなるよう
に音声およびデータ伝送の両方のために全ディジタルネ
ットワークを益々採用している。加入者に与えられる他
の利点は電話、パケットおよび回線切換データ、遠隔測
定、電子郵便、警報信号、テレックス、ファクシミリ、
および銀行取引のような既存のおよび新しいサービスが
同じ媒体でより効果的に与えられることを含み、それに
よって、必要とされる装置および空間が非常に減じられ
る。さらに、これらの新しいサービスおよび単一（ディ
ジタル）ネットワークで動作するすべてのサービスから
結果として生じる簡略化された経営から得られる増加し
た収益で電話会社に利益が生じる。
加入者の構内のそのような全ディジタル音声／データネ
ットワークにインターフェイスを提供するために、先行
技術では個別のおよび／または高価な注文回路を採用し
てきたが、これは変化する加入者の要求に合わせるため
の融通性に欠ける。さらに、このような回路は、物理
的、電気的およびラインプロトコール特性が変化する両
立し難い実現化例の激増を促進する。加えて、先行技術
のインターフェイスは広い空間を占有し、消費電力が高
く、それによってかなりの熱を発生して冷却装置を必要
としかつモノシリックな集積回路の信頼性に欠ける。
ットワークにインターフェイスを提供するために、先行
技術では個別のおよび／または高価な注文回路を採用し
てきたが、これは変化する加入者の要求に合わせるため
の融通性に欠ける。さらに、このような回路は、物理
的、電気的およびラインプロトコール特性が変化する両
立し難い実現化例の激増を促進する。加えて、先行技術
のインターフェイスは広い空間を占有し、消費電力が高
く、それによってかなりの熱を発生して冷却装置を必要
としかつモノシリックな集積回路の信頼性に欠ける。
特に、先行技術のインターフェイスのオーディオ信号処
理回路は複雑で、典型的には送信セクションのために１
つのそして受信セクションのためにもう１つの、２つの
別々のディジタル信号プロセッサを必要とする。このよ
うな装置の代表は、Ｒ．Ｊ．アプフェル、Ａ．Ｇ．エリ
クソンおよびＬ．Ｔ．Ｅ．スベソンのため、１９８０年
６月１８日出願の「加入者ラインオーディオ処理回路装
置のための補間（interpolative ）アナログ−ディジタ
ル変換器」と題された特許出願ＰＣＴ／ＵＳ８０／００
７５３号に開示されており、これは信号処理および制御
セクション内にかなりの注文設計の論理回路を含む。
理回路は複雑で、典型的には送信セクションのために１
つのそして受信セクションのためにもう１つの、２つの
別々のディジタル信号プロセッサを必要とする。このよ
うな装置の代表は、Ｒ．Ｊ．アプフェル、Ａ．Ｇ．エリ
クソンおよびＬ．Ｔ．Ｅ．スベソンのため、１９８０年
６月１８日出願の「加入者ラインオーディオ処理回路装
置のための補間（interpolative ）アナログ−ディジタ
ル変換器」と題された特許出願ＰＣＴ／ＵＳ８０／００
７５３号に開示されており、これは信号処理および制御
セクション内にかなりの注文設計の論理回路を含む。
さらに、先行技術の装置はキャラハン・ジュニア等への
米国特許第４，０６１，８８６号に開示されたもののよ
うに典型的にはハイブリッドのディジタル／アナログで
ある。ディジタル−アナログ（Ｄ／Ａ）梯子形回路網は
ディジタルにコード化された信号をアナログの正弦波に
変換し、アナログ動作増幅器が正弦波形を組合わせるた
めに用いられて二重トーン出力信号を提供する。Ｄ／Ａ
梯子形回路の使用は開示された装置を不必要に複雑化
し、さらに発生された信号の不所望の不完全さをもたら
す。また、発生された波形は限定されたハード配線の数
の周波数および振幅のみから選択可能であり、回路の広
範囲にわたる修正なしに変化させることはできない。
米国特許第４，０６１，８８６号に開示されたもののよ
うに典型的にはハイブリッドのディジタル／アナログで
ある。ディジタル−アナログ（Ｄ／Ａ）梯子形回路網は
ディジタルにコード化された信号をアナログの正弦波に
変換し、アナログ動作増幅器が正弦波形を組合わせるた
めに用いられて二重トーン出力信号を提供する。Ｄ／Ａ
梯子形回路の使用は開示された装置を不必要に複雑化
し、さらに発生された信号の不所望の不完全さをもたら
す。また、発生された波形は限定されたハード配線の数
の周波数および振幅のみから選択可能であり、回路の広
範囲にわたる修正なしに変化させることはできない。
より重要なことは、ディジタル／アナログのハイブリッ
ド装置は、ディジタルマイクロプロセッサが行なうには
比較的簡単な動作であるトーンの発生のための専用の回
路を必要とすることである。このようなディジタルプロ
セッサは通常既に電気通信設備内に存在しており、必要
な正確さを備えた二重トーン多周波数形を発生するため
にすべてディジタルの技術が利用可能であるならば、精
巧なそのために提供された専用回路を必要とすることな
くトーン発生のために用いられ得る。
ド装置は、ディジタルマイクロプロセッサが行なうには
比較的簡単な動作であるトーンの発生のための専用の回
路を必要とすることである。このようなディジタルプロ
セッサは通常既に電気通信設備内に存在しており、必要
な正確さを備えた二重トーン多周波数形を発生するため
にすべてディジタルの技術が利用可能であるならば、精
巧なそのために提供された専用回路を必要とすることな
くトーン発生のために用いられ得る。
以上のように、従来技術では、加入者をディジタル電話
ネットワークにインターフェイスするのに、大規模で融
通性に欠ける個別のおよび／または高価な注文回路を用
いなければならないという問題点があった。
ネットワークにインターフェイスするのに、大規模で融
通性に欠ける個別のおよび／または高価な注文回路を用
いなければならないという問題点があった。
また、このようなインターフェイスのオーディオプロセ
ッサにおいては、アナログオーディオ信号の送受信に２
つのディジタル信号プロセッサが必要であった。
ッサにおいては、アナログオーディオ信号の送受信に２
つのディジタル信号プロセッサが必要であった。
さらに、そのような従来のディジタル信号プロセッサに
おいては、ディジタル／アナログのハイブリッド装置を
用いているため、比較的簡単な動作であるトーンの発生
のためにも専用の回路を必要とするという問題点があっ
た。
おいては、ディジタル／アナログのハイブリッド装置を
用いているため、比較的簡単な動作であるトーンの発生
のためにも専用の回路を必要とするという問題点があっ
た。
そこで、この発明は、従来技術の問題点を解決するため
になされたものであり、汎用性および融通性を有し、か
つ単一のプロセッサで受信側および送信側の両方の信号
を処理するように働き、専用の回路を設けることなくト
ーン発生等の動作が可能な、ディジタル加入者制御器に
おけるディジタル信号プロセッサを提供することを目的
とする。
になされたものであり、汎用性および融通性を有し、か
つ単一のプロセッサで受信側および送信側の両方の信号
を処理するように働き、専用の回路を設けることなくト
ーン発生等の動作が可能な、ディジタル加入者制御器に
おけるディジタル信号プロセッサを提供することを目的
とする。
［発明の要約］ この発明に係るディジタル加入者制御器におけるディジ
タル信号プロセッサは、時分割多重されたディジタル信
号を形成するための手段に接続された入力と、時分割多
重されたディジタル信号を受取る手段に接続された出力
とを有し、さらに中央制御装置と、演算論理ユニット
と、第１の双方向性データバスと、第２のデータバスと
を備えている。
タル信号プロセッサは、時分割多重されたディジタル信
号を形成するための手段に接続された入力と、時分割多
重されたディジタル信号を受取る手段に接続された出力
とを有し、さらに中央制御装置と、演算論理ユニット
と、第１の双方向性データバスと、第２のデータバスと
を備えている。
中央制御装置は、ディジタル信号プロセッサに命令を与
える外部処理装置から受取られた信号に応答し、この命
令を処理しかつそこから制御信号を発生する。
える外部処理装置から受取られた信号に応答し、この命
令を処理しかつそこから制御信号を発生する。
演算論理ユニットは、この制御信号に応答する。
第１の双方向性データバスは、演算論理ユニットおよび
ディジタル信号形成手段に接続される。
ディジタル信号形成手段に接続される。
第２のデータバスは、演算論理ユニットに接続される。
第２のデータバスは双方向性であり、かつレジスタおよ
びコード化手段を含む二重パルスコード変調チャネルに
接続される。
びコード化手段を含む二重パルスコード変調チャネルに
接続される。
これにより、演算論理ユニットは、 （１） 第１のデータバスを介してディジタル信号形成
手段から時分割多重化された信号を受取りかつパルスコ
ード変調チャネルからパルスコード変調入力信号を受取
り、 （２） 前記外部処理装置から受取られた制御信号に応
答して時分割多重された信号およびパルスコード変調入
力信号を処理し、かつ （３） 第２のデータバスを介して二重パルスコード変
調チャネルに送信されるパルスコード変調出力信号を形
成し、かつディジタル信号受取り手段に送信される時分
割多重された出力信号を形成する。
手段から時分割多重化された信号を受取りかつパルスコ
ード変調チャネルからパルスコード変調入力信号を受取
り、 （２） 前記外部処理装置から受取られた制御信号に応
答して時分割多重された信号およびパルスコード変調入
力信号を処理し、かつ （３） 第２のデータバスを介して二重パルスコード変
調チャネルに送信されるパルスコード変調出力信号を形
成し、かつディジタル信号受取り手段に送信される時分
割多重された出力信号を形成する。
この発明に係るディジタル信号プロセッサにおいては、
ディジタル信号形成手段から第１のデータバスを介して
演算論理ユニットに時分割多重された信号が送られ、二
重パルスコード変調チャネルから演算論理ユニットにパ
ルスコード変調入力信号が送られる。これらの信号は演
算論理ユニットにより処理される。そして、演算論理ユ
ニットからディジタル信号受取り手段に時分割多重され
た信号が送られ、演算論理ユニットから第２のデータバ
スを介して二重パルスコード変調チャネルにパルスコー
ド変調出力信号が送られる。
ディジタル信号形成手段から第１のデータバスを介して
演算論理ユニットに時分割多重された信号が送られ、二
重パルスコード変調チャネルから演算論理ユニットにパ
ルスコード変調入力信号が送られる。これらの信号は演
算論理ユニットにより処理される。そして、演算論理ユ
ニットからディジタル信号受取り手段に時分割多重され
た信号が送られ、演算論理ユニットから第２のデータバ
スを介して二重パルスコード変調チャネルにパルスコー
ド変調出力信号が送られる。
これらのディジタル信号の伝送および処理は、外部処理
装置からの信号に応答して中央制御装置から発生される
制御信号により制御される。
装置からの信号に応答して中央制御装置から発生される
制御信号により制御される。
このように、この発明に係る単一のディジタル信号プロ
セッサは、受信側および送信側の両方の信号を処理する
ように働く。
セッサは、受信側および送信側の両方の信号を処理する
ように働く。
信号の伝送および処理は、外部処理装置からの命令に応
答して制御され、かつディジタル的に行なわれる。
答して制御され、かつディジタル的に行なわれる。
そのため、変化する加入者の要求に容易に合わせること
ができる。また、広い空間を占有せず、消費電力が少な
く、装置が簡略化される。さらに発生される信号の不完
全さも解消され、発生される波形を容易に修正すること
ができる。
ができる。また、広い空間を占有せず、消費電力が少な
く、装置が簡略化される。さらに発生される信号の不完
全さも解消され、発生される波形を容易に修正すること
ができる。
したがって、汎用性および融通性を有し、信頼性も高く
なっている。
なっている。
他の機能に加えて、受信および送信された信号の両方に
パルスコード変調（ＰＣＭ）コード化およびデコード化
（ＣＯＤＥＣ）フィルタ動作を行なう全てディジタルで
構成された信号プロセッサ（ＤＳＰ）が開示される。Ｄ
ＳＰは外部のマイクロプロセッサとインターフェイスす
るＰＣＭ統合網（ＩＳＤＮ）端末装置制御器（ディジタ
ル加入者制御器）の主オーディオプロセッサ（ＭＡＰ）
内で用いられるのに特に適している。ユーザはこの発明
のＤＳＰによって、外部処理装置としてのマイクロプロ
セッサを介して様々なプログラム可能レジスタにアクセ
スしてプログラムの実行に用いられるパラメータを特定
することができる。
パルスコード変調（ＰＣＭ）コード化およびデコード化
（ＣＯＤＥＣ）フィルタ動作を行なう全てディジタルで
構成された信号プロセッサ（ＤＳＰ）が開示される。Ｄ
ＳＰは外部のマイクロプロセッサとインターフェイスす
るＰＣＭ統合網（ＩＳＤＮ）端末装置制御器（ディジタ
ル加入者制御器）の主オーディオプロセッサ（ＭＡＰ）
内で用いられるのに特に適している。ユーザはこの発明
のＤＳＰによって、外部処理装置としてのマイクロプロ
セッサを介して様々なプログラム可能レジスタにアクセ
スしてプログラムの実行に用いられるパラメータを特定
することができる。
ＤＳＰは、ランダクアクセスメモリ（ＲＡＭ）、演算論
理ユニット（ＡＬＵ）および受信側アナログ−ディジタ
ル（Ａ／Ｄ）変換器と送信側ディジタル−アナログ（Ｄ
／Ａ）変換器とのインターフェイスを含むその様々な素
子間の伝達のために２つの１９ビット幅データバスを含
む。プログラムされた論理アレイ（ＰＬＡ）がマイクロ
コードを実行し、これはＡＬＵセクションによる信号の
処理を制御する。電気通信で一般に用いられる二重トー
ン多周波（ＤＴＭＦ）信号の発生等の様々な他の動作が
ＰＬＡの制御の下で行なわれ得る。
理ユニット（ＡＬＵ）および受信側アナログ−ディジタ
ル（Ａ／Ｄ）変換器と送信側ディジタル−アナログ（Ｄ
／Ａ）変換器とのインターフェイスを含むその様々な素
子間の伝達のために２つの１９ビット幅データバスを含
む。プログラムされた論理アレイ（ＰＬＡ）がマイクロ
コードを実行し、これはＡＬＵセクションによる信号の
処理を制御する。電気通信で一般に用いられる二重トー
ン多周波（ＤＴＭＦ）信号の発生等の様々な他の動作が
ＰＬＡの制御の下で行なわれ得る。
ＤＳＰのアーキテクチャは、ＤＴＭＦ信号の発生、ＣＯ
ＤＥＣフィルタ動作および信号の圧縮および伸長に用い
られるパラメータおよび係数の記憶のために多数のユー
ザアクセス可能レジスタを提供する。
ＤＥＣフィルタ動作および信号の圧縮および伸長に用い
られるパラメータおよび係数の記憶のために多数のユー
ザアクセス可能レジスタを提供する。
この発明の単一の汎用ＤＳＰは受信および送信側の両方
の信号を処理するように働き、また、純粋にディジタル
の性質であるので特定の機能のために提供される支持回
路をほとんど必要としない。汎用ＤＳＰの設計は特殊な
場合の回路の解決および臨界タイミング径路を避ける、
構成された方法論に従う。
の信号を処理するように働き、また、純粋にディジタル
の性質であるので特定の機能のために提供される支持回
路をほとんど必要としない。汎用ＤＳＰの設計は特殊な
場合の回路の解決および臨界タイミング径路を避ける、
構成された方法論に従う。
ＤＴＭＦ、トーンリンガおよびトーンメッセージ信号の
発生へのＤＳＰの例示の応用はこの発明のＤＳＰの先行
技術に勝る利点を示す。
発生へのＤＳＰの例示の応用はこの発明のＤＳＰの先行
技術に勝る利点を示す。
［好ましい実施例の詳細な説明］ Ａ．ＤＳＣアーキテクチャ この発明の主オーディオプロセッサ（ＭＡＰ）１６０
は、第１図に示されるように７つの機能ブロックからな
るディジタル加入者制御器（ＤＳＣ）３４内に例として
応用されて示されている。ＤＳＣは電話ネットワークへ
のディジタル加入者アクセスを提供する。ＤＳＣは基準
点「Ｓ」のＣＯＩＴＴ Ｉシリーズ勧告に両立する。し
たがって、この発明に従ったＤＳＣのユーザは国際規格
に準拠の端末装置（ＴＥ）内でそれを利用してもよい。
は、第１図に示されるように７つの機能ブロックからな
るディジタル加入者制御器（ＤＳＣ）３４内に例として
応用されて示されている。ＤＳＣは電話ネットワークへ
のディジタル加入者アクセスを提供する。ＤＳＣは基準
点「Ｓ」のＣＯＩＴＴ Ｉシリーズ勧告に両立する。し
たがって、この発明に従ったＤＳＣのユーザは国際規格
に準拠の端末装置（ＴＥ）内でそれを利用してもよい。
ＤＳＣ３４は「ディジタル加入者制御器」と題された、
アラン Ｔ．クラーク等の１９８５年７月２６日に出願
された関連の同時係属中の出願連続番号第７５９，６２
２号の主題であり、これはこの出願の譲受人に譲受けら
れた。そこにＭＵＸ１７０およびＭＡＰ１６０としてそ
れぞれ示される、プログラム可能マルチプレクサおよび
主オーディオプロセッサ以外の、第１図のＤＳＣ３４の
詳細な説明は上に引用した同時係属中の出願に含まれ
る。ＭＵＸ１７０は「プログラム可能データ径路支持マ
ルチプレクサ」と題された、アラン Ｔ．クラーク等の
１９８５年７月２６日に出願の関連の同時係属中の出願
連続番号７５９，６２４号の主題であり、これはこの出
願の譲受人に譲受けられた。ＭＵＸ１７０およびＭＵＸ
１７０内の関連の素子の詳細な説明は後者の同時係属中
の出願に含まれる。これらの２つの関連した同時係属中
の出願はここに引用により援用される。
アラン Ｔ．クラーク等の１９８５年７月２６日に出願
された関連の同時係属中の出願連続番号第７５９，６２
２号の主題であり、これはこの出願の譲受人に譲受けら
れた。そこにＭＵＸ１７０およびＭＡＰ１６０としてそ
れぞれ示される、プログラム可能マルチプレクサおよび
主オーディオプロセッサ以外の、第１図のＤＳＣ３４の
詳細な説明は上に引用した同時係属中の出願に含まれ
る。ＭＵＸ１７０は「プログラム可能データ径路支持マ
ルチプレクサ」と題された、アラン Ｔ．クラーク等の
１９８５年７月２６日に出願の関連の同時係属中の出願
連続番号７５９，６２４号の主題であり、これはこの出
願の譲受人に譲受けられた。ＭＵＸ１７０およびＭＵＸ
１７０内の関連の素子の詳細な説明は後者の同時係属中
の出願に含まれる。これらの２つの関連した同時係属中
の出願はここに引用により援用される。
第１図は参照すると、ＤＳＣ３４は、端子ＬＩＮ１およ
びＬＩＮ２で４−ワイヤ「Ｓ」インターフェイス上の分
離変成器（図示せず）を介して受信されかつ端子ＬＯＵ
Ｔ１およびＬＯＵＴ２から４−ワイヤインターフェイス
上を送信されるビットの流れのための毎秒１９２キロビ
ット（kbs ）全二重ディジタル経路を備える。ＤＳＣは
受取られたビットの流れをＢ１およびＢ２チャネル（各
６４kbs ）ならびにＤチャネル（１６kbs ）に分離す
る。Ｂチャネルはマルチプレクサ１７０を介してユーザ
の制御のもとに第１図に示される機能ブロックの異なっ
たものに径路づけられる。ＤチャネルはＤＳＣ３４内の
レベル２で部分的に処理され、追加の処理のためにマイ
クロプロセッサインターフェイス（ＭＰＩ）１００を介
してプログラム可能マイクロプロセッサ（ＭＰＣ、図示
せず）に進められる。この発明のＤＳＣ３４はＰＢＸお
よび公的応用の両方に合わせるために、「ポイント−ツ
ー−ポイント」および「ポイント−ツー−マルチポイン
ト」の２つの主要なＣＣＩＴＴ勧告の両方を支持する。
びＬＩＮ２で４−ワイヤ「Ｓ」インターフェイス上の分
離変成器（図示せず）を介して受信されかつ端子ＬＯＵ
Ｔ１およびＬＯＵＴ２から４−ワイヤインターフェイス
上を送信されるビットの流れのための毎秒１９２キロビ
ット（kbs ）全二重ディジタル経路を備える。ＤＳＣは
受取られたビットの流れをＢ１およびＢ２チャネル（各
６４kbs ）ならびにＤチャネル（１６kbs ）に分離す
る。Ｂチャネルはマルチプレクサ１７０を介してユーザ
の制御のもとに第１図に示される機能ブロックの異なっ
たものに径路づけられる。ＤチャネルはＤＳＣ３４内の
レベル２で部分的に処理され、追加の処理のためにマイ
クロプロセッサインターフェイス（ＭＰＩ）１００を介
してプログラム可能マイクロプロセッサ（ＭＰＣ、図示
せず）に進められる。この発明のＤＳＣ３４はＰＢＸお
よび公的応用の両方に合わせるために、「ポイント−ツ
ー−ポイント」および「ポイント−ツー−マルチポイン
ト」の２つの主要なＣＣＩＴＴ勧告の両方を支持する。
第１図を参照すると、ＤＳＣ３４は端子ＬＩＮ１および
ＬＩＮ２に接続されたラインインターフェイスユニット
（ＬＩＵ）１１０を含み、これは受信セクション１２０
と送信セクション１３０を含む。受信セクション１２０
は受信フィルタ、クロック回復のためのディジタル位相
ロックループ（ＤＰＬＬ）、入ってくるビットの流れフ
レームのハイマークおよびローマークを検出するための
２つのスライサおよびフレーム同期化のためのフレーム
回復回路からなる。
ＬＩＮ２に接続されたラインインターフェイスユニット
（ＬＩＵ）１１０を含み、これは受信セクション１２０
と送信セクション１３０を含む。受信セクション１２０
は受信フィルタ、クロック回復のためのディジタル位相
ロックループ（ＤＰＬＬ）、入ってくるビットの流れフ
レームのハイマークおよびローマークを検出するための
２つのスライサおよびフレーム同期化のためのフレーム
回復回路からなる。
受信機１２０は疑似三進コード化ビットの流れを、第１
図に示されるようにバス１４０を介してＤＳＣ３４の他
のブロックに導伝する前に、二進に変換する。受信機１
２０はまた、ＤＳＣ３４が「ポイント−ツー−ポイン
ト」形態で動作しているときに起こり得るコンテンショ
ンを解決するためにＤチャネルアクセスプロトコールを
行なう。
図に示されるようにバス１４０を介してＤＳＣ３４の他
のブロックに導伝する前に、二進に変換する。受信機１
２０はまた、ＤＳＣ３４が「ポイント−ツー−ポイン
ト」形態で動作しているときに起こり得るコンテンショ
ンを解決するためにＤチャネルアクセスプロトコールを
行なう。
送信セクション１３０は二進−疑似三進エンコーダおよ
び、バス１４０上の信号を受取り、外に出ていくビット
の流れがそこからＤＳＣ３４のＬＯＵＴ１およびＬＯＵ
Ｔ２に発生されることを引起こすライン駆動装置からな
る。この外に出ていくビットの流れはＣＣＩＴＴ勧告で
「Ｓ」インターフェイスについて特定されている。
び、バス１４０上の信号を受取り、外に出ていくビット
の流れがそこからＤＳＣ３４のＬＯＵＴ１およびＬＯＵ
Ｔ２に発生されることを引起こすライン駆動装置からな
る。この外に出ていくビットの流れはＣＣＩＴＴ勧告で
「Ｓ」インターフェイスについて特定されている。
ＬＩＵ１１０は「Ｓ」インターフェイスのレベル１活性
化および非活性化についてのＣＣＩＴＴ勧告に従う。こ
れは標準のＣＣＩＴＴ「Ｉnfo 」信号を送信しかつデコ
ード化することによって達成される。ＬＩＵ１１０はま
たＤＳＣ３４のフックスイッチ（ＨＳＷ）端子上の信号
にも応答する。ＨＳＷ端子はＤＳＣに接続されたハンド
セットのオフフックまたはオンフック状態を示す信号を
受取る。
化および非活性化についてのＣＣＩＴＴ勧告に従う。こ
れは標準のＣＣＩＴＴ「Ｉnfo 」信号を送信しかつデコ
ード化することによって達成される。ＬＩＵ１１０はま
たＤＳＣ３４のフックスイッチ（ＨＳＷ）端子上の信号
にも応答する。ＨＳＷ端子はＤＳＣに接続されたハンド
セットのオフフックまたはオンフック状態を示す信号を
受取る。
ＤＳＣ３４はまた、バス１４０に接続され、ＬＩＵ１１
０を介して受取られた１６kbs Ｄチャネルを部分的に処
理するデータリンク制御器（ＤＬＣ）１５０を含む。プ
ロトコールの層２の部分的な処理は、フラッグの検出お
よび発生、０の削除および挿入、エラー検出のためのフ
レームチェックシーケンス処理およびいくつかのアドレ
ス能力を含む。外部のマイクロプロセッサがＤＬＣ１５
０を初期化しより高いレベルのプロトコール処理を行な
う。ＤＳＣ３４が受信モードにあるとき、Ｄチャネルデ
ータはＬＩＵ１１０からＤＬＣ１５０へバス１４０を介
して導伝され、それからＤＳＣ３４の１組の８個のデー
タ端子（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６お
よびＤ７）から外部のマイクロプロセッサへの伝送のた
めにマイクロプロセッサインターフェイス（ＭＰＩ）１
００へ導伝される。ＤＳＣが送信モードにあるとき、Ｄ
チャネルデータは「Ｓ」インターフェイス上のＤチャネ
ルの伝送のためにＭＰＩ１００からＤＬＣ１５０を介し
てＬＩＵ１１０に導伝される。
０を介して受取られた１６kbs Ｄチャネルを部分的に処
理するデータリンク制御器（ＤＬＣ）１５０を含む。プ
ロトコールの層２の部分的な処理は、フラッグの検出お
よび発生、０の削除および挿入、エラー検出のためのフ
レームチェックシーケンス処理およびいくつかのアドレ
ス能力を含む。外部のマイクロプロセッサがＤＬＣ１５
０を初期化しより高いレベルのプロトコール処理を行な
う。ＤＳＣ３４が受信モードにあるとき、Ｄチャネルデ
ータはＬＩＵ１１０からＤＬＣ１５０へバス１４０を介
して導伝され、それからＤＳＣ３４の１組の８個のデー
タ端子（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６お
よびＤ７）から外部のマイクロプロセッサへの伝送のた
めにマイクロプロセッサインターフェイス（ＭＰＩ）１
００へ導伝される。ＤＳＣが送信モードにあるとき、Ｄ
チャネルデータは「Ｓ」インターフェイス上のＤチャネ
ルの伝送のためにＭＰＩ１００からＤＬＣ１５０を介し
てＬＩＵ１１０に導伝される。
ＤＳＣ３４内に含まれる主オーディオプロセッサ（ＭＡ
Ｐ）１６０はＤ／Ａセクション１６２内ではディジタル
−アナログ（Ｄ／Ａ）変換を行ない、Ａ／Ｄセクション
１６４内ではアナログ−ディジタル（Ａ／Ｄ）変換を行
ない、ディジタル信号処理（ＤＳＰ）セクション１６６
内ではＤＳＣ３４内にある信号のディジタル処理を行な
う。アナログオーディオ信号は２つの一般のアナログ入
力（ＡＩＮＡ、ＡＩＮＢ、ＡＧＮＤ）でＤＳＣ３４のＭ
ＡＰ部分に与えられることができ、アナログ音声信号は
イヤホン端子（ＥＡＲ［１］およびＥＡＲ［２］）およ
びラウドスピーカ端子（ＬＳ１およびＬＳ２）でＭＡＰ
部分によって発生される。
Ｐ）１６０はＤ／Ａセクション１６２内ではディジタル
−アナログ（Ｄ／Ａ）変換を行ない、Ａ／Ｄセクション
１６４内ではアナログ−ディジタル（Ａ／Ｄ）変換を行
ない、ディジタル信号処理（ＤＳＰ）セクション１６６
内ではＤＳＣ３４内にある信号のディジタル処理を行な
う。アナログオーディオ信号は２つの一般のアナログ入
力（ＡＩＮＡ、ＡＩＮＢ、ＡＧＮＤ）でＤＳＣ３４のＭ
ＡＰ部分に与えられることができ、アナログ音声信号は
イヤホン端子（ＥＡＲ［１］およびＥＡＲ［２］）およ
びラウドスピーカ端子（ＬＳ１およびＬＳ２）でＭＡＰ
部分によって発生される。
この発明のＭＡＰ１６０はＭＡＰ端子でユーザにアクセ
ス可能な３つのユーザのプログラム可能な特徴を含む。
第１はこの発明の多数トーン発生器セクションであり、
第２は１対の減衰歪補正フィルタであり、第３は１対の
利得調整フィルタである。ＭＡＰ１６０は、それぞれＡ
ＩＮＡまたはＡＩＮＢ端子で受取られるか、ＥＡＲ１お
よびＥＡＲ２端子で発生されるかまたはＬＳ１およびＬ
Ｓ２端子で発生されるかするオーディオ信号のディジタ
ル表現を搬送するバス１４０上のディジタル信号を送信
しまた受信する。
ス可能な３つのユーザのプログラム可能な特徴を含む。
第１はこの発明の多数トーン発生器セクションであり、
第２は１対の減衰歪補正フィルタであり、第３は１対の
利得調整フィルタである。ＭＡＰ１６０は、それぞれＡ
ＩＮＡまたはＡＩＮＢ端子で受取られるか、ＥＡＲ１お
よびＥＡＲ２端子で発生されるかまたはＬＳ１およびＬ
Ｓ２端子で発生されるかするオーディオ信号のディジタ
ル表現を搬送するバス１４０上のディジタル信号を送信
しまた受信する。
ＤＳＣ３４のマルチプレクサ（ＭＵＸ）１７０部分は外
部のマイクロプロセッサを介して外部からプログラム可
能であり、これに応答して、それぞれＤＳＣ３４の直列
Ｂ入力（ＳＢＩＮ）端子およびＤＳＣ３４の直列Ｂ出力
（ＳＢＯＵＴ）端子でＤＳＣ３４から外部の周辺装置に
送信されおよび受信されたＢ１およびＢ２チャネル上の
マルチプレクサされたビットの流れを制御する。ＭＵＸ
１７０はバス１４０を介して、ＳＢＩＮ端子、ＳＢＯＵ
Ｔ端子、ＭＰＩ１００、ＬＩＵ１１０およびＭＡＰ１６
０を含むソースと先行を有する様々な異なった信号径路
を確立するようにプログラムされ得る。第１図のＭＵＸ
１７０は６４kbs のＢ１およびＢ２チャネルをＭＰＡ１
００、ＬＩＵ１１０およびＭＡＰ１６０の中で選択的に
径路づけし、そこで内部の論理チャネルは（ＭＡＰにつ
いて）Ｂa 、（ＭＰＩについて）Ｂb およびＢc 、（Ｂ
直列ポートについて）Ｂd 、Ｂe およびＢf ならびに
（ＬＩＵについて）Ｂ１およびＢ２で示されている。Ｄ
チャネルデータはＬＩＵ１１０からＤＬＣ１５０に直接
径路づけられる。
部のマイクロプロセッサを介して外部からプログラム可
能であり、これに応答して、それぞれＤＳＣ３４の直列
Ｂ入力（ＳＢＩＮ）端子およびＤＳＣ３４の直列Ｂ出力
（ＳＢＯＵＴ）端子でＤＳＣ３４から外部の周辺装置に
送信されおよび受信されたＢ１およびＢ２チャネル上の
マルチプレクサされたビットの流れを制御する。ＭＵＸ
１７０はバス１４０を介して、ＳＢＩＮ端子、ＳＢＯＵ
Ｔ端子、ＭＰＩ１００、ＬＩＵ１１０およびＭＡＰ１６
０を含むソースと先行を有する様々な異なった信号径路
を確立するようにプログラムされ得る。第１図のＭＵＸ
１７０は６４kbs のＢ１およびＢ２チャネルをＭＰＡ１
００、ＬＩＵ１１０およびＭＡＰ１６０の中で選択的に
径路づけし、そこで内部の論理チャネルは（ＭＡＰにつ
いて）Ｂa 、（ＭＰＩについて）Ｂb およびＢc 、（Ｂ
直列ポートについて）Ｂd 、Ｂe およびＢf ならびに
（ＬＩＵについて）Ｂ１およびＢ２で示されている。Ｄ
チャネルデータはＬＩＵ１１０からＤＬＣ１５０に直接
径路づけられる。
Ｂ．ＤＳＣプログラム可能内部バス構造 ＭＵＸ１７０は４つのマルチプレクサ制御レジスタ（Ｍ
ＣＲ１、ＭＣＲ２、ＭＣＲ３およびＭＣＲ４）を含み、
これらは第１図にバス１４０として機能的に示される加
入者に選択された二方向性データ径路に沿ってデータフ
ローを導くために、ＭＰＩ１００を介してプログラムさ
れ得る。
ＣＲ１、ＭＣＲ２、ＭＣＲ３およびＭＣＲ４）を含み、
これらは第１図にバス１４０として機能的に示される加
入者に選択された二方向性データ径路に沿ってデータフ
ローを導くために、ＭＰＩ１００を介してプログラムさ
れ得る。
Ｂ．１ 論理バス構造 ＭＵＸ１７０は、ＭＣＲ１、ＭＣＲ２およびＭＣＲ３の
内容に制御されて、第２図に示される８個のＭＵＸ論理
部分Ｂ１、Ｂ２、Ｂa 、Ｂb 、Ｂc 、Ｂd 、Ｂe および
Ｂf 間にそれらの二方向性径路を確立することができ
る。これらのＭＣＲは対応するＭＣＲに適当なチャネル
コードを書込むことによって、８個の論理Ｄチャネルポ
ートのいずれか２つを接続するように外部からプログラ
ムされる。ＭＣＲ１、ＭＣＲ２およびＭＣＲ３の各々は
１対の４ビットチャネルコードを受取り、これは下の第
Ｉ表に従って論理チャネル相互接続を特定する。
内容に制御されて、第２図に示される８個のＭＵＸ論理
部分Ｂ１、Ｂ２、Ｂa 、Ｂb 、Ｂc 、Ｂd 、Ｂe および
Ｂf 間にそれらの二方向性径路を確立することができ
る。これらのＭＣＲは対応するＭＣＲに適当なチャネル
コードを書込むことによって、８個の論理Ｄチャネルポ
ートのいずれか２つを接続するように外部からプログラ
ムされる。ＭＣＲ１、ＭＣＲ２およびＭＣＲ３の各々は
１対の４ビットチャネルコードを受取り、これは下の第
Ｉ表に従って論理チャネル相互接続を特定する。
たとえば、チャネルコード０００１および０１００をＭ
ＣＲ１に割当てるとＢ１とＢb の二方向性チャネル接続
が確立されるだろう。同じ対のチャネルコードを特定の
ＭＣＲに割当てることによってループバック接続が確立
できる。
ＣＲ１に割当てるとＢ１とＢb の二方向性チャネル接続
が確立されるだろう。同じ対のチャネルコードを特定の
ＭＣＲに割当てることによってループバック接続が確立
できる。
ＭＵＸ１７０は、「プログラム可能データ径路指示マル
チプレクサ」と題された、アラン Ｔ．クラーク等の１
９８５年７月２６日出願の関連の同時係属中の出願連続
番号第７５９，６２４号の主題であり、これはこの出願
の譲受人に譲受けられた。ＭＵＸ１７０とマルチプレク
サ制御レジスタおよびＭＵＸ１７０内の関連の素子の詳
細な説明はこの同時係属中の出願に含まれ、ここに引用
により援用される。
チプレクサ」と題された、アラン Ｔ．クラーク等の１
９８５年７月２６日出願の関連の同時係属中の出願連続
番号第７５９，６２４号の主題であり、これはこの出願
の譲受人に譲受けられた。ＭＵＸ１７０とマルチプレク
サ制御レジスタおよびＭＵＸ１７０内の関連の素子の詳
細な説明はこの同時係属中の出願に含まれ、ここに引用
により援用される。
Ｂ．２ 内部の物理的バス構造 第１図でバス１４０として機能的に示されたＤＳＣ３４
内部のバス構造が第３図に図示される。上のＢ．１セク
ションにおいて、Ｂ１およびＢ２、Ｂa 、Ｂb およびＢ
c 、Ｂd 、Ｂe およびＢf で参照されたＢチャエル二方
向性データ径路が、それぞれ第３図では２００、２０
２、２０４および２０６で示される。加えて、第３図に
は３つの制御バス２０８、２１０および２１２が示さ
れ、これらはそれぞれＭＰＩ１００のポートＤＡ［７−
０］、ＤＢ［７−０］およびＭＰ１ＳＴＲＴ［６−０］
をＬＩＵ１１０のポートＤＡ［７−０］、ＤＢ［７−
０］およびＭＰ１ＳＴＲＴ［６−０］、ＤＬＣ１５０、
ＭＡＰ１６０の受信／送信フィルタ１６６ならびにＭＵ
Ｘ１７０と相互接続する。
内部のバス構造が第３図に図示される。上のＢ．１セク
ションにおいて、Ｂ１およびＢ２、Ｂa 、Ｂb およびＢ
c 、Ｂd 、Ｂe およびＢf で参照されたＢチャエル二方
向性データ径路が、それぞれ第３図では２００、２０
２、２０４および２０６で示される。加えて、第３図に
は３つの制御バス２０８、２１０および２１２が示さ
れ、これらはそれぞれＭＰＩ１００のポートＤＡ［７−
０］、ＤＢ［７−０］およびＭＰ１ＳＴＲＴ［６−０］
をＬＩＵ１１０のポートＤＡ［７−０］、ＤＢ［７−
０］およびＭＰ１ＳＴＲＴ［６−０］、ＤＬＣ１５０、
ＭＡＰ１６０の受信／送信フィルタ１６６ならびにＭＵ
Ｘ１７０と相互接続する。
ＭＣＲ１、ＭＣＲ２およびＭＣＲ３レジスタの内容は、
第Ｉ表に従って上のＢ．１セクションで述べられたよう
に、データバス２００、２０２、２０４および２０６上
に実現された特定の相互接続を決定する。ＤＳＣ３４内
の他のユーザのアクセス可能なレジスタと同様に、ＭＣ
Ｒ１、ＭＣＲ２およびＭＣＲ３レジスタをユーザがプロ
グラムする態様は下のＣセクションで述べられる。
第Ｉ表に従って上のＢ．１セクションで述べられたよう
に、データバス２００、２０２、２０４および２０６上
に実現された特定の相互接続を決定する。ＤＳＣ３４内
の他のユーザのアクセス可能なレジスタと同様に、ＭＣ
Ｒ１、ＭＣＲ２およびＭＣＲ３レジスタをユーザがプロ
グラムする態様は下のＣセクションで述べられる。
第３図に示されるように、ＭＡＰ１６０のアナログ−デ
ィジタル（Ａ／Ｄ）１６２セクションはバス２１４によ
ってＭＡＰ１６０のＤＳＰセクション１６６に接続さ
れ、ディジタル−アナログ（Ｄ／Ａ）１６４セクション
はバス２１６によってフィルタ１６６に接続されてい
る。Ｄチャネル二方向性データ径路２１８はＬＩＵ１１
０とＤＬＣ１５０を相互接続し、Ｄチャネル二方向性デ
ータ径路２２０はＤＬＣ１５０とＭＰＩ１００を相互接
続する。
ィジタル（Ａ／Ｄ）１６２セクションはバス２１４によ
ってＭＡＰ１６０のＤＳＰセクション１６６に接続さ
れ、ディジタル−アナログ（Ｄ／Ａ）１６４セクション
はバス２１６によってフィルタ１６６に接続されてい
る。Ｄチャネル二方向性データ径路２１８はＬＩＵ１１
０とＤＬＣ１５０を相互接続し、Ｄチャネル二方向性デ
ータ径路２２０はＤＬＣ１５０とＭＰＩ１００を相互接
続する。
Ｃ．マイクロプロセッサインターフェイス ＤＳＣ３４はマイクロプロセッサインターフェイス（Ｍ
ＰＩ）１００を介してアクセスできる多数のプログラム
可能レジスタおよびフィルタを含む。第４Ａ図はＭＰＩ
１００の内部構造を示し、これは入力／出力（Ｉ／Ｏ）
バッファ３００、コマンドレジスタ（ＣＲ）３０２、イ
ンターラプトレジスタ（ＩＲ）３０４、Ｄチャネル状態
レジスタ（ＤＳＲ）３０６およびＤチャネルエラーレジ
スタ（ＤＥＲ）３０８を含む。ＣＲ３０２、ＩＲ３０
４、ＤＳＲ３０６およびＤＥＲ３０８はＤＳＣ３４のＤ
［０−７］端子およびＩ／Ｏバッファ３００を介してユ
ーザのアクセスが可能である。
ＰＩ）１００を介してアクセスできる多数のプログラム
可能レジスタおよびフィルタを含む。第４Ａ図はＭＰＩ
１００の内部構造を示し、これは入力／出力（Ｉ／Ｏ）
バッファ３００、コマンドレジスタ（ＣＲ）３０２、イ
ンターラプトレジスタ（ＩＲ）３０４、Ｄチャネル状態
レジスタ（ＤＳＲ）３０６およびＤチャネルエラーレジ
スタ（ＤＥＲ）３０８を含む。ＣＲ３０２、ＩＲ３０
４、ＤＳＲ３０６およびＤＥＲ３０８はＤＳＣ３４のＤ
［０−７］端子およびＩ／Ｏバッファ３００を介してユ
ーザのアクセスが可能である。
ＭＰＩ１００内の関連のレジスタの詳細な説明は上で言
及された、「ディジタル加入者制御器」と題された関連
の同時係属中の出願を参照することによってなされ、こ
の説明はここに引用により援用される。
及された、「ディジタル加入者制御器」と題された関連
の同時係属中の出願を参照することによってなされ、こ
の説明はここに引用により援用される。
ＣＲ３０２は第４Ｂ図に示されるように８−ビットレジ
スタからなる。ＣＲ３０２は先行コードフィールド（Ｄ
ＣＦ）を含む３−ビット（Ｙ２、Ｙ１、Ｙ０）フィール
ドと動作コードフィールド（ＯＣＦ）を含５−ビット
（Ｚ４、Ｚ３、Ｚ２、Ｚ１、Ｚ０）フィールドとに細分
される。ＤＣＦの「Ｙ」ビットは、下の第II表に従っ
て、ＤＳＣ３４のどのセクションがＭＰＩ１００を介し
てユーザによってアクセスされるべきかを規定する。Ｏ
ＣＦの「Ｚ」ビットは下の第III表に従って、ＤＳＣ３
４のセクション内のどのデータレジスタがコマンドレジ
スタの８−ビット内容物のＤＣＦによって特定されるか
を規定する。
スタからなる。ＣＲ３０２は先行コードフィールド（Ｄ
ＣＦ）を含む３−ビット（Ｙ２、Ｙ１、Ｙ０）フィール
ドと動作コードフィールド（ＯＣＦ）を含５−ビット
（Ｚ４、Ｚ３、Ｚ２、Ｚ１、Ｚ０）フィールドとに細分
される。ＤＣＦの「Ｙ」ビットは、下の第II表に従っ
て、ＤＳＣ３４のどのセクションがＭＰＩ１００を介し
てユーザによってアクセスされるべきかを規定する。Ｏ
ＣＦの「Ｚ」ビットは下の第III表に従って、ＤＳＣ３
４のセクション内のどのデータレジスタがコマンドレジ
スタの８−ビット内容物のＤＣＦによって特定されるか
を規定する。
第III表はＤＳＣ３４のＭＰＩ１００セクション内にな
い多数のレジスタに言及する。送信（Ｘ）、受信
（Ｒ）、利得送信（ＧＸ）、利得受信（ＧＥＲ）および
サイドトーン利得はＭＡＰ１６０の受信／送信フィルタ
セクション１６６内のユーザのプログラム可能な利得を
備えたプログラム可能フィルタである。周波数トーン発
生器レジスタ（ＦＴＧＲ）１および２、ならびに振幅ト
ーン発生器レジスタ（ＡＴＧＲ）１および２はＭＡＰの
受信／送信フィルタセクションの中のユーザのプログラ
ム可能なトーン発生器と関連する。ＭＡＰモードレジス
タ（ＭＭＲ）１および２は受信／送信フィルタセクショ
ン内のユーザのプログラム可能レジスタであって、トー
ン発生器へのユーザのアクセスおよび他のユーザの選択
可能なＭＡＰ機能を提供する。これらのエレメントはす
ぐ下で述べられるエレメントと同様に、これらを含むＤ
ＳＣのセクションと関連して以下で説明される。
い多数のレジスタに言及する。送信（Ｘ）、受信
（Ｒ）、利得送信（ＧＸ）、利得受信（ＧＥＲ）および
サイドトーン利得はＭＡＰ１６０の受信／送信フィルタ
セクション１６６内のユーザのプログラム可能な利得を
備えたプログラム可能フィルタである。周波数トーン発
生器レジスタ（ＦＴＧＲ）１および２、ならびに振幅ト
ーン発生器レジスタ（ＡＴＧＲ）１および２はＭＡＰの
受信／送信フィルタセクションの中のユーザのプログラ
ム可能なトーン発生器と関連する。ＭＡＰモードレジス
タ（ＭＭＲ）１および２は受信／送信フィルタセクショ
ン内のユーザのプログラム可能レジスタであって、トー
ン発生器へのユーザのアクセスおよび他のユーザの選択
可能なＭＡＰ機能を提供する。これらのエレメントはす
ぐ下で述べられるエレメントと同様に、これらを含むＤ
ＳＣのセクションと関連して以下で説明される。
Ｄ．主オーディオプロセッサ ＤＳＣ３４はこの発明のＭＡＰ１６０を含み、これは受
取られたアナログオーディオ信号をディジタル信号に変
換する送信セクションと、受取られたディジタル信号を
アナログオーディオ信号に変換する受信セクションから
なる。ＭＡＰ１６０はＭＡＰ１６０内で行なわれる信号
処理のＭＰＣ制御を可能にする多数のユーザのアクセス
可能なレジスタを含む。
取られたアナログオーディオ信号をディジタル信号に変
換する送信セクションと、受取られたディジタル信号を
アナログオーディオ信号に変換する受信セクションから
なる。ＭＡＰ１６０はＭＡＰ１６０内で行なわれる信号
処理のＭＰＣ制御を可能にする多数のユーザのアクセス
可能なレジスタを含む。
Ｄ．１ ＭＡＰ送信セクション ＭＡＰ送信セクションによるデータの処理は第５Ａ図の
信号フロー図で示される。Ａ／Ｄ変換器１６４から受取
られた毎秒５１２キロサイクル（ＫＨｚ）ディジタル信
号はデシメータ（Ｄ１）６００に与えられ、これはサン
プリング周波数を１２８ＫＨｚまで減少させる。結果と
して生じた１２８ＫＨｚディジタル信号は第２のデシメ
ータ（Ｄ２）６０２に与えられ、これはサンプリング周
波数を６４ＫＨｚまで減少させる。第３のデシメータ
（Ｄ３）６０３はデシメータ６０２によって発生された
６４ＫＨｚを受取り、そこから３２ＫＨｚ信号を発生す
る。以下で述べられるようにＭＡＰモードレジスタを介
して可能化され得る、ユーザのプログラム可能二重トー
ン多周波数（ＤＴＭＦ）発生器（ＤＴ）６０４はＭＡＰ
１６０内に含まれる３個のトーン発生器の１つである。
ＤＴＭＦ発生器６０４は、１つまたは２つのトーンから
なりトーンの周波数、振幅および抑揚がＭＰＣを介して
プログラム可能であるような信号を発生するのに用いる
ことができる。トーンは２ウェイスイッチ６０６でデシ
メータ６０３の出力で発生された３２ＫＨｚ信号に径路
づけられ得る。スイッチ６０６の一方の極は第３のデシ
メータ６０３の出力に接続される。スイッチ６０６の第
２の極はＤＴＭＦ発生器６０４に接続される。スイッチ
６０６のアームは第４のデシメータ６１０に接続され
る。ＤＴＭＦ発生器６０４からの信号を含む、デシメー
タ６０３によって発生された信号は第４のデシメータ
（Ｄ４）６１０に導伝され、これはサンプリング周波数
を１６ＫＨｚまで減少させる。第４のデシメータ６１０
によって発生された１６ＫＨｚ信号上に直列に作用する
送信ローパフィルタ（ＬＰＸ）６１２およびハイパスフ
ィルタ（ＨＰ１、ＨＰ２）６１４は、ユーザのプログラ
ム可能な送信減衰歪補正８−タップＦＩＲフィルタ
（Ｘ）６１６に与えられる８ＫＨｚ信号を発生する。
信号フロー図で示される。Ａ／Ｄ変換器１６４から受取
られた毎秒５１２キロサイクル（ＫＨｚ）ディジタル信
号はデシメータ（Ｄ１）６００に与えられ、これはサン
プリング周波数を１２８ＫＨｚまで減少させる。結果と
して生じた１２８ＫＨｚディジタル信号は第２のデシメ
ータ（Ｄ２）６０２に与えられ、これはサンプリング周
波数を６４ＫＨｚまで減少させる。第３のデシメータ
（Ｄ３）６０３はデシメータ６０２によって発生された
６４ＫＨｚを受取り、そこから３２ＫＨｚ信号を発生す
る。以下で述べられるようにＭＡＰモードレジスタを介
して可能化され得る、ユーザのプログラム可能二重トー
ン多周波数（ＤＴＭＦ）発生器（ＤＴ）６０４はＭＡＰ
１６０内に含まれる３個のトーン発生器の１つである。
ＤＴＭＦ発生器６０４は、１つまたは２つのトーンから
なりトーンの周波数、振幅および抑揚がＭＰＣを介して
プログラム可能であるような信号を発生するのに用いる
ことができる。トーンは２ウェイスイッチ６０６でデシ
メータ６０３の出力で発生された３２ＫＨｚ信号に径路
づけられ得る。スイッチ６０６の一方の極は第３のデシ
メータ６０３の出力に接続される。スイッチ６０６の第
２の極はＤＴＭＦ発生器６０４に接続される。スイッチ
６０６のアームは第４のデシメータ６１０に接続され
る。ＤＴＭＦ発生器６０４からの信号を含む、デシメー
タ６０３によって発生された信号は第４のデシメータ
（Ｄ４）６１０に導伝され、これはサンプリング周波数
を１６ＫＨｚまで減少させる。第４のデシメータ６１０
によって発生された１６ＫＨｚ信号上に直列に作用する
送信ローパフィルタ（ＬＰＸ）６１２およびハイパスフ
ィルタ（ＨＰ１、ＨＰ２）６１４は、ユーザのプログラ
ム可能な送信減衰歪補正８−タップＦＩＲフィルタ
（Ｘ）６１６に与えられる８ＫＨｚ信号を発生する。
送信補正フィルタ６１６はＭＡＰ送信セクションの周波
数特性を修正してＤＳＣ３４のＡＩＮＡ、ＡＩＮＢおよ
びＡＧＮＤ端子に接続されたマイクロホンや他の変成品
の特性を補償するようにプログラムできる。フィルタ６
１６はまた、ユーザによって所望される他の特性に整合
するようにプリエンファシスおよび／またはポストエン
ファシスを加えるようにプログラムできる。
数特性を修正してＤＳＣ３４のＡＩＮＡ、ＡＩＮＢおよ
びＡＧＮＤ端子に接続されたマイクロホンや他の変成品
の特性を補償するようにプログラムできる。フィルタ６
１６はまた、ユーザによって所望される他の特性に整合
するようにプリエンファシスおよび／またはポストエン
ファシスを加えるようにプログラムできる。
送信補正フィルタ６１６によって発生された補正された
信号はユーザによってプログラム可能な送信利得調整フ
ィルタ（ＧＸ）６１８に導伝され、そこから圧縮器（Ｏ
ＵＴ）６２０に導伝される。圧縮器６２０は線形ディジ
タルデータ上にＭu −法則またはＡ−法則変換のいずれ
かを実現するディジタル圧縮演算を採用する。結果とし
て生じる圧縮された信号は信号ライン２０２を介してＭ
ＵＸ１７０に導伝される（第３図）。送信された信号
は、以下で述べられるように、ＭＡＰ受信セクションに
導入するために送信補正フィルタ６１６の出力で利用可
能である。
信号はユーザによってプログラム可能な送信利得調整フ
ィルタ（ＧＸ）６１８に導伝され、そこから圧縮器（Ｏ
ＵＴ）６２０に導伝される。圧縮器６２０は線形ディジ
タルデータ上にＭu −法則またはＡ−法則変換のいずれ
かを実現するディジタル圧縮演算を採用する。結果とし
て生じる圧縮された信号は信号ライン２０２を介してＭ
ＵＸ１７０に導伝される（第３図）。送信された信号
は、以下で述べられるように、ＭＡＰ受信セクションに
導入するために送信補正フィルタ６１６の出力で利用可
能である。
ＭＡＰ制御回路６２２はＭＰＩ１００を通って内部パス
６２４を介してＭＡＰ１６０のエレメントへのアクセス
を提供し、同様にＭＡＰ１６０のエレメントにタイミン
グおよび信号処理信号を供給する。ＭＡＰ制御回路６２
２によって発生されたフィルタタイミング信号は第５Ｂ
図に例示される。５１２クロックサイクルの総合計は下
の第５Ａ図および第５Ｃ図に示される様々な送信側およ
び受信側の機能を実行するためにＤＳＰ１６６に用いら
れる。各機能は第５Ａ図および第５Ｃ図で用いられる機
能の頭字語で示される、第５Ｂ図に示されるサイクルの
特定のシーケンスに配分される。
６２４を介してＭＡＰ１６０のエレメントへのアクセス
を提供し、同様にＭＡＰ１６０のエレメントにタイミン
グおよび信号処理信号を供給する。ＭＡＰ制御回路６２
２によって発生されたフィルタタイミング信号は第５Ｂ
図に例示される。５１２クロックサイクルの総合計は下
の第５Ａ図および第５Ｃ図に示される様々な送信側およ
び受信側の機能を実行するためにＤＳＰ１６６に用いら
れる。各機能は第５Ａ図および第５Ｃ図で用いられる機
能の頭字語で示される、第５Ｂ図に示されるサイクルの
特定のシーケンスに配分される。
Ｄ．２ ＭＡＰ受信セクション 第５Ｃ図はＭＡＰ１６０の受信セクションにおける信号
のフローを図示する。ＭＵＸ１７０からの信号は伸長器
６３０によって受取られ、これはＭu −法則、またはＡ
−法則−線形変換を行なう。結果として生じる線形ディ
ジタル信号は受信利得調整フィルタ（ＧＲ）６３２へ、
そしてそこから合計器６３４へ導伝される。
のフローを図示する。ＭＵＸ１７０からの信号は伸長器
６３０によって受取られ、これはＭu −法則、またはＡ
−法則−線形変換を行なう。結果として生じる線形ディ
ジタル信号は受信利得調整フィルタ（ＧＲ）６３２へ、
そしてそこから合計器６３４へ導伝される。
送信補正フィルタ６１６の出力に接続されたプログラム
可能サイドトーン発生器（ＳＴ）６３６は送信された信
号が、サイドトーン発生器が接続されている合計器６３
４でＭＡＰ受信セクション内に導入されることを可能に
する。トーンメッセージ発生器（ＴＭ）６３８もまた合
計器６３４に接続される。
可能サイドトーン発生器（ＳＴ）６３６は送信された信
号が、サイドトーン発生器が接続されている合計器６３
４でＭＡＰ受信セクション内に導入されることを可能に
する。トーンメッセージ発生器（ＴＭ）６３８もまた合
計器６３４に接続される。
合計器６３４の出力は第２のプログラム可能受信利得調
整フィルタ（ＧＥＲ）６４０に与えられ、その出力はソ
フトウェア制御可能スイッチ６４２の一方の極に接続さ
れる。スイッチ６４２の第２の極はトーンリンガ発生器
（ＴＲ）６４４の出力に接続される。サイドトーン発生
器６３６によって発生された信号は送信された信号の一
部を受信チャネルに付加するために用いられ得る。トー
ンメッセージ発生器６３８およびトーンリンガ発生器６
４４によって発生された信号はリンギングトーン、話し
中信号、読出音または他の呼出進行トーン（call progr
ess tones ）として用いられ得る。スイッチ６４２のア
ームはユーザのプログラム可能な受信減衰歪補正８−タ
ップＦＪＲフィルタ（Ｒ）６４６に接続される。
整フィルタ（ＧＥＲ）６４０に与えられ、その出力はソ
フトウェア制御可能スイッチ６４２の一方の極に接続さ
れる。スイッチ６４２の第２の極はトーンリンガ発生器
（ＴＲ）６４４の出力に接続される。サイドトーン発生
器６３６によって発生された信号は送信された信号の一
部を受信チャネルに付加するために用いられ得る。トー
ンメッセージ発生器６３８およびトーンリンガ発生器６
４４によって発生された信号はリンギングトーン、話し
中信号、読出音または他の呼出進行トーン（call progr
ess tones ）として用いられ得る。スイッチ６４２のア
ームはユーザのプログラム可能な受信減衰歪補正８−タ
ップＦＪＲフィルタ（Ｒ）６４６に接続される。
結果として生じる補正された８ＫＨｚ信号は受信機ロー
パスフィルタ（ＬＰＲ）６４８に導伝され、そしてそこ
から一連の４個の補間フィルタ（Ｉ１）、（Ｉ２）、
（Ｉ３）および（Ｉ４）、６５０、６５２、６５４およ
び６５６に導伝されてサンプリング周波数を２５６ＫＨ
ｚまで増加される。最後の補間フィルタ６５６からの出
力はＭＡＰ１６０のＤ／Ａ変換器１６２（第１図）に送
信される。第５Ｂ図に示されるフィルタタイミング信号
は、送信側機能と関連して上で述べられた第５Ｃ図に示
される様々な受信側機能の実行を制御する。
パスフィルタ（ＬＰＲ）６４８に導伝され、そしてそこ
から一連の４個の補間フィルタ（Ｉ１）、（Ｉ２）、
（Ｉ３）および（Ｉ４）、６５０、６５２、６５４およ
び６５６に導伝されてサンプリング周波数を２５６ＫＨ
ｚまで増加される。最後の補間フィルタ６５６からの出
力はＭＡＰ１６０のＤ／Ａ変換器１６２（第１図）に送
信される。第５Ｂ図に示されるフィルタタイミング信号
は、送信側機能と関連して上で述べられた第５Ｃ図に示
される様々な受信側機能の実行を制御する。
３個のＭＡＰトーン発生器６０４、６３８および６４４
は、周波数トーン発生器レジスタ（ＦＴＧＲ）の２つの
８−ビットバイトおよび振幅トーン発生器レジスタ（Ａ
ＴＧＲ）の２つの８−ビットバイト内にストアされた２
つの周波数値および２つの振幅値でプログラムされ得
る。第２のＭＡＰモードレジスタ（ＭＭＲ２）は８ビッ
トレジスタであってその内容物は次に説明されるように
トーン発生器の或るものを可能化する。ＦＴＧＲの内容
物は３００ないし３０００Ｈｚの間の周波数に対応し、
ＡＴＧＲの内容物は２db段階で０ないし−１８db間の振
幅に対応する。
は、周波数トーン発生器レジスタ（ＦＴＧＲ）の２つの
８−ビットバイトおよび振幅トーン発生器レジスタ（Ａ
ＴＧＲ）の２つの８−ビットバイト内にストアされた２
つの周波数値および２つの振幅値でプログラムされ得
る。第２のＭＡＰモードレジスタ（ＭＭＲ２）は８ビッ
トレジスタであってその内容物は次に説明されるように
トーン発生器の或るものを可能化する。ＦＴＧＲの内容
物は３００ないし３０００Ｈｚの間の周波数に対応し、
ＡＴＧＲの内容物は２db段階で０ないし−１８db間の振
幅に対応する。
Ｄ．３ ＭＡＰレジスタ ＭＡＰ１６０の送信および受信セクションは下の第IV表
に挙げられる８組のユーザのプログラム可能なレジスタ
を含む。これらのレジスタは下の第Ｖ表で述べられるよ
うに２つのＭＡＰモードレジスタ（ＭＭＲ１）および
（ＭＭＲ２）の内容に従って可能化または不能化され
る。第IV表の最初の６行に挙げられたユーザのプログラ
ム可能なフィルタの係数はＭＰＩ１００を介してＭＰＣ
からデータが受取られるとＭＩＰ係数ランダムアクセス
メモリ（ＲＡＭ）内にストアされる。代わりに、デフォ
ルト値がＭＡＰプログラム可能論理アレイ（ＰＬＡ）内
にストアされる。
に挙げられる８組のユーザのプログラム可能なレジスタ
を含む。これらのレジスタは下の第Ｖ表で述べられるよ
うに２つのＭＡＰモードレジスタ（ＭＭＲ１）および
（ＭＭＲ２）の内容に従って可能化または不能化され
る。第IV表の最初の６行に挙げられたユーザのプログラ
ム可能なフィルタの係数はＭＰＩ１００を介してＭＰＣ
からデータが受取られるとＭＩＰ係数ランダムアクセス
メモリ（ＲＡＭ）内にストアされる。代わりに、デフォ
ルト値がＭＡＰプログラム可能論理アレイ（ＰＬＡ）内
にストアされる。
Ｅ．ＭＡＰ１６０アーキテクチャ ＭＡＰ１６０の内部のアーキテクチャの概観が第６図に
示される。示されるように、演算論理ユニット（ＡＬ
Ｕ）７００とその関連したランダムアクセスメモリ（Ｒ
ＡＭ）７０２がディジタル信号処理（ＤＳＰ）ブロック
１６６内に含まれる。Ａ／Ｄ変換器１６４から受取られ
たかまたはＤ／Ａ変換器１６２から送信された信号を表
わすデータが一時的にＲＡＭ７０２内にストアされＡＬ
Ｕ７００によってディジタルに処理される。圧縮器７０
４（第５Ａ図の６２０）はＡＬＵ７００によって発生さ
れたディジタル信号のＭu −法則またはＡ−法則変換を
行ない、結果として生じる圧縮された信号はＰＣＭ出力
レジスタ７０６内にストアされそしてそこからＭＵＸ１
７０に導伝される。伸長器７０８（第５Ｃ図の６３０）
はＰＣＭ入力レジスタ７１０を介してＭＵＸ１７０から
のディジタル信号を受取り、Ｍu −法則またはＡ−法則
変換を行なって、結果として生じる線形ディジタル信号
を信号処理のためにＡＬＵ７００に導伝する。
示される。示されるように、演算論理ユニット（ＡＬ
Ｕ）７００とその関連したランダムアクセスメモリ（Ｒ
ＡＭ）７０２がディジタル信号処理（ＤＳＰ）ブロック
１６６内に含まれる。Ａ／Ｄ変換器１６４から受取られ
たかまたはＤ／Ａ変換器１６２から送信された信号を表
わすデータが一時的にＲＡＭ７０２内にストアされＡＬ
Ｕ７００によってディジタルに処理される。圧縮器７０
４（第５Ａ図の６２０）はＡＬＵ７００によって発生さ
れたディジタル信号のＭu −法則またはＡ−法則変換を
行ない、結果として生じる圧縮された信号はＰＣＭ出力
レジスタ７０６内にストアされそしてそこからＭＵＸ１
７０に導伝される。伸長器７０８（第５Ｃ図の６３０）
はＰＣＭ入力レジスタ７１０を介してＭＵＸ１７０から
のディジタル信号を受取り、Ｍu −法則またはＡ−法則
変換を行なって、結果として生じる線形ディジタル信号
を信号処理のためにＡＬＵ７００に導伝する。
ＤＳＰブロック１６６の制御セクション７１２（第５Ａ
図の６２２）はＡＬＵ７００、データＲＡＭ７０２、圧
縮器７０４および伸長器７０８に制御信号を発生する。
制御回路７１２は、信号の処理の間ＡＬＵ７００によっ
て用いられるユーザのプログラム可能な数値係数をスト
アするための関連のランダムアクセスメモリ（ＲＡＭ）
７１４を有する。
図の６２２）はＡＬＵ７００、データＲＡＭ７０２、圧
縮器７０４および伸長器７０８に制御信号を発生する。
制御回路７１２は、信号の処理の間ＡＬＵ７００によっ
て用いられるユーザのプログラム可能な数値係数をスト
アするための関連のランダムアクセスメモリ（ＲＡＭ）
７１４を有する。
第７図を参照すると、ＭＡＰ１６０のＤＳＰセクション
１６６は、データＲＡＭ７０２，ＰＣＭ出力および入力
レジスタ７０６および７１０、制御回路７１２および第
６図に関連して議論される係数ＲＡＭ７１４を含む。こ
こで制御回路７１２が特許請求の範囲に記載された中央
制御装置に対応する。また、レジスタ７０６および７１
０は、第７図のマルチプレクサ７６４および７６６とと
もに、特許請求の範囲における二重パルスコード変調チ
ャネルを構成する。ＤＳＰ１６６のＡＬＵ７００のセク
ションは第７図でより詳細に、１対の２方向性１９ビッ
ト−導体バス、Ａバス７２０およびＢバス７２２を含ん
で示されている。ここで、ＡＬＵ７００が特許請求の範
囲に記載された演算論理ユニットに対応し、Ａバス７２
０が第１のデータバスに対応し、Ｂバス７２２が第２の
データバスに対応している。データＲＡＭ７０２は出力
ラッチ７２４および入力ラッチ７２６を介してＡおよび
Ｂバスに接続される。数値定数をストアするレジスタ７
２８はＡバス７２０に接続される。
１６６は、データＲＡＭ７０２，ＰＣＭ出力および入力
レジスタ７０６および７１０、制御回路７１２および第
６図に関連して議論される係数ＲＡＭ７１４を含む。こ
こで制御回路７１２が特許請求の範囲に記載された中央
制御装置に対応する。また、レジスタ７０６および７１
０は、第７図のマルチプレクサ７６４および７６６とと
もに、特許請求の範囲における二重パルスコード変調チ
ャネルを構成する。ＤＳＰ１６６のＡＬＵ７００のセク
ションは第７図でより詳細に、１対の２方向性１９ビッ
ト−導体バス、Ａバス７２０およびＢバス７２２を含ん
で示されている。ここで、ＡＬＵ７００が特許請求の範
囲に記載された演算論理ユニットに対応し、Ａバス７２
０が第１のデータバスに対応し、Ｂバス７２２が第２の
データバスに対応している。データＲＡＭ７０２は出力
ラッチ７２４および入力ラッチ７２６を介してＡおよび
Ｂバスに接続される。数値定数をストアするレジスタ７
２８はＡバス７２０に接続される。
１９−ビット加算／減算器７３０はＡ側入力がＡバス７
２０に接続され、Ｂ側入力がシフトレジスタ７３２を介
してＢバス７２２に接続される。この加算／減算器７３
０が、特許請求の範囲に記載された加算／減算器手段に
対応する。加算／減算器７３０はシフトマルチプレクサ
７３４によって発生されるキャリィ−イン（Ｃ−ＩＮ）
信号および加算／減算（＋／−）信号を受取る。シフト
マルチプレクサ７３４または３−ビットシフト制御信号
を並列に発生し、これはシフトレジスタ７３２によって
受取られる。加算／減算器７３０のＡおよびＢ入力ポー
トで受取られた信号に対応する１９−ビット２進数の結
果として生じる和または差は、加算／減算信号に応じて
ここで発生されそして補正マルチプレクサ７３６に導電
される。オーバフロー検出器（Ｏ／Ｆ ＤＥＴ）７３８
はまた加算／減算器７３０によって受取られた２進数に
対応する信号と、同様に加算／減算器７３０によって発
生されたキャリィ−アウト信号を受取り、オーバフロー
信号を発生し、これはトーン発生器制御回路７４０によ
ってと同様に補正マルチプレクサ７３６によって受取ら
れる。このようにしてＡＬＵ７００はいわゆる飽和演算
を行なう。
２０に接続され、Ｂ側入力がシフトレジスタ７３２を介
してＢバス７２２に接続される。この加算／減算器７３
０が、特許請求の範囲に記載された加算／減算器手段に
対応する。加算／減算器７３０はシフトマルチプレクサ
７３４によって発生されるキャリィ−イン（Ｃ−ＩＮ）
信号および加算／減算（＋／−）信号を受取る。シフト
マルチプレクサ７３４または３−ビットシフト制御信号
を並列に発生し、これはシフトレジスタ７３２によって
受取られる。加算／減算器７３０のＡおよびＢ入力ポー
トで受取られた信号に対応する１９−ビット２進数の結
果として生じる和または差は、加算／減算信号に応じて
ここで発生されそして補正マルチプレクサ７３６に導電
される。オーバフロー検出器（Ｏ／Ｆ ＤＥＴ）７３８
はまた加算／減算器７３０によって受取られた２進数に
対応する信号と、同様に加算／減算器７３０によって発
生されたキャリィ−アウト信号を受取り、オーバフロー
信号を発生し、これはトーン発生器制御回路７４０によ
ってと同様に補正マルチプレクサ７３６によって受取ら
れる。このようにしてＡＬＵ７００はいわゆる飽和演算
を行なう。
加算／減算器７３０へのＡおよびＢ入力の値を加算また
は減算した補正された結果はマルチプレクサ７３６によ
って発生されアキュムレータ７４２に受取られる。アキ
ュムレータ７４２の内容物はＢバス７２２に導伝され
る。マルチプレクサ７３６によって発生された補正され
た結果はまたバッファ７４４を介してＡバス７２２、ま
たラッチ７４６を介してＤ／Ａ変換器１６２へ導伝され
る。Ａ／Ｄ変換器１６４はＡバス７２０を介してＡＬＵ
７００に接続される。なお、Ａ／Ｄ変換器１６４が、特
許請求の範囲における、時分割多重されたディジタル信
号を形成する手段に対応し、Ｄ／Ａ変換器が、特許請求
の範囲における時分割多重されたディジタル信号を受取
る手段に対応する。
は減算した補正された結果はマルチプレクサ７３６によ
って発生されアキュムレータ７４２に受取られる。アキ
ュムレータ７４２の内容物はＢバス７２２に導伝され
る。マルチプレクサ７３６によって発生された補正され
た結果はまたバッファ７４４を介してＡバス７２２、ま
たラッチ７４６を介してＤ／Ａ変換器１６２へ導伝され
る。Ａ／Ｄ変換器１６４はＡバス７２０を介してＡＬＵ
７００に接続される。なお、Ａ／Ｄ変換器１６４が、特
許請求の範囲における、時分割多重されたディジタル信
号を形成する手段に対応し、Ｄ／Ａ変換器が、特許請求
の範囲における時分割多重されたディジタル信号を受取
る手段に対応する。
制御回路７１２はＭＰＩ１００およびＭＡＰモードレジ
スタ（ＭＭＲ１）７５０および（ＭＭＲ２）７５２を介
してＭＰＣによって発生された信号を受取り、これはＭ
ＡＰ１６０内のユーザによってプログラム可能なレジス
タの８組の内容物を可能化／不能化および制御する。第
７図に示されるＤＳＰ１６６の様々なエレメントによっ
て受取られる、ＯＳＣ１８０から受取られるクロックお
よびフレーム同期化信号と同様、ＭＭＲ１ ７５０およ
びＭＭＲ２ ７５２の内容物に従って、制御信号が制御
回路７１２から発生される。しかしながら、これらの信
号を導伝するラインの多くは第７図には明白で示されて
おらず、これらの信号のすべてがここに述べられている
訳でもないが、一般にこのような信号の性質や分布は当
業者には公知である。制御回路７１２は６−ビットアド
レスを並列に発生し、これはラッチ７５４によって受取
られ、アドレスデコーダ７５６によってデコード化さ
れ、特定のアドレスの内容物はデータ呼出および書込動
作の間にデータＲＡＭ７０２内でアクセスされる。同様
に、係数ＲＡＭ制御回路７５７は制御回路７１２から受
取られた信号に応答して７−ビットアドレスを並列に発
生し、これはラッチ７５８によって受取られ、これはア
ドレスデコーダ７５９によってデコード化され、特定の
アドレスの内容物は係数ＲＡＭ７１４内でアクセスされ
る。数値係数データはＭＰＩ１００から受取られ、制御
回路７５７およびラッチ７６０を介して導伝され、係数
ＲＡＭ７１４内に特定のアドレスでストアされる。代わ
りに、数値係数データは係数ＲＡＭ７１４から特定のア
ドレスで読出され、４−ビット信号ライン上を並列にシ
フトマルチプレクサ７３４へ導伝されてもよい。制御回
路７１２は４−ビット信号ライン上に並列に係数データ
を発生してもよく、これはシフトマルチプレクサ７３４
に導伝される。トーン発生器制御回路７４０は１対の１
−ビット信号ライン上に信号を発生し、これらは以下で
述べられるようにシフトマルチプレクサ７３４によって
受取られる。
スタ（ＭＭＲ１）７５０および（ＭＭＲ２）７５２を介
してＭＰＣによって発生された信号を受取り、これはＭ
ＡＰ１６０内のユーザによってプログラム可能なレジス
タの８組の内容物を可能化／不能化および制御する。第
７図に示されるＤＳＰ１６６の様々なエレメントによっ
て受取られる、ＯＳＣ１８０から受取られるクロックお
よびフレーム同期化信号と同様、ＭＭＲ１ ７５０およ
びＭＭＲ２ ７５２の内容物に従って、制御信号が制御
回路７１２から発生される。しかしながら、これらの信
号を導伝するラインの多くは第７図には明白で示されて
おらず、これらの信号のすべてがここに述べられている
訳でもないが、一般にこのような信号の性質や分布は当
業者には公知である。制御回路７１２は６−ビットアド
レスを並列に発生し、これはラッチ７５４によって受取
られ、アドレスデコーダ７５６によってデコード化さ
れ、特定のアドレスの内容物はデータ呼出および書込動
作の間にデータＲＡＭ７０２内でアクセスされる。同様
に、係数ＲＡＭ制御回路７５７は制御回路７１２から受
取られた信号に応答して７−ビットアドレスを並列に発
生し、これはラッチ７５８によって受取られ、これはア
ドレスデコーダ７５９によってデコード化され、特定の
アドレスの内容物は係数ＲＡＭ７１４内でアクセスされ
る。数値係数データはＭＰＩ１００から受取られ、制御
回路７５７およびラッチ７６０を介して導伝され、係数
ＲＡＭ７１４内に特定のアドレスでストアされる。代わ
りに、数値係数データは係数ＲＡＭ７１４から特定のア
ドレスで読出され、４−ビット信号ライン上を並列にシ
フトマルチプレクサ７３４へ導伝されてもよい。制御回
路７１２は４−ビット信号ライン上に並列に係数データ
を発生してもよく、これはシフトマルチプレクサ７３４
に導伝される。トーン発生器制御回路７４０は１対の１
−ビット信号ライン上に信号を発生し、これらは以下で
述べられるようにシフトマルチプレクサ７３４によって
受取られる。
Ｂバス７２２に接続された優先エンコーダ７６２は、こ
れもまたシフトマルチプレクサ７３４に受取られる信号
を３−ビット信号ライン上に並列に発生する。圧縮マル
チプレクサ７６４は優先エンコーダ７６２およびＢバス
７２２に接続され、そこから時間分割マルチプレクスさ
れた信号を発生し、これはＰＣＭ出力レジスタ７０６に
受取られる。ＰＣＭ入力レジスタ７１０は伸長マルチプ
レクサ７６６に接続され、これはシフトマルチプレクサ
７３４によって受取られる信号を４−ビット信号ライン
上に並列に発生し、またＢバス７２２へ１９−ビット導
体信号を並列に発生する。レジスタ７１０およびマルチ
プレクサ７６６は一緒に第５Ｃ図の６３０で示される伸
長動作を行なう。
れもまたシフトマルチプレクサ７３４に受取られる信号
を３−ビット信号ライン上に並列に発生する。圧縮マル
チプレクサ７６４は優先エンコーダ７６２およびＢバス
７２２に接続され、そこから時間分割マルチプレクスさ
れた信号を発生し、これはＰＣＭ出力レジスタ７０６に
受取られる。ＰＣＭ入力レジスタ７１０は伸長マルチプ
レクサ７６６に接続され、これはシフトマルチプレクサ
７３４によって受取られる信号を４−ビット信号ライン
上に並列に発生し、またＢバス７２２へ１９−ビット導
体信号を並列に発生する。レジスタ７１０およびマルチ
プレクサ７６６は一緒に第５Ｃ図の６３０で示される伸
長動作を行なう。
シフトマルチプレクサ７３４はまた二進０に対応する信
号を受取り、制御回路７１２によって並列に発生された
３−ビットシフトレジスタ制御信号に応答して、マルチ
プレクサ７３４によって受取られた信号の１つが、下の
第VI表に従って加算／減算器７３０およびシフトレジス
タ７３２へ導伝される。
号を受取り、制御回路７１２によって並列に発生された
３−ビットシフトレジスタ制御信号に応答して、マルチ
プレクサ７３４によって受取られた信号の１つが、下の
第VI表に従って加算／減算器７３０およびシフトレジス
タ７３２へ導伝される。
上の第VI表で参照されたトーンレジスタ１ ７６８およ
びトーンレジスタ２ ７７０は外部のマイクロプロセッ
サ（ＭＰＣ）によって発生されたユーザに選択されたト
ーン係数信号をＭＰＩ１００を介して受取り、これらの
信号はそこからＢバス７２２に導伝される。これらのレ
ジスタはトーン発生器制御回路７４０とともに、第５Ａ
図および第５Ｃ図で６０４、６４４および６３８で示さ
れたＤＴＭＦ、トーンリンガ、およびトーンメッセージ
発生動作を行なう。トーン発生動作の間、トーンレジス
タ１および２の内容物はＢバス７２２およびシフトレジ
スタ７３２を介して加算／減算器７３０のＢ入力部分
に、シフトマルチプレクサ７３４によって発生された３
−ビット並列信号の制御のもとで導伝され、上の第VI表
に従ってシフトレジスタ７３２に受取られる。
びトーンレジスタ２ ７７０は外部のマイクロプロセッ
サ（ＭＰＣ）によって発生されたユーザに選択されたト
ーン係数信号をＭＰＩ１００を介して受取り、これらの
信号はそこからＢバス７２２に導伝される。これらのレ
ジスタはトーン発生器制御回路７４０とともに、第５Ａ
図および第５Ｃ図で６０４、６４４および６３８で示さ
れたＤＴＭＦ、トーンリンガ、およびトーンメッセージ
発生動作を行なう。トーン発生動作の間、トーンレジス
タ１および２の内容物はＢバス７２２およびシフトレジ
スタ７３２を介して加算／減算器７３０のＢ入力部分
に、シフトマルチプレクサ７３４によって発生された３
−ビット並列信号の制御のもとで導伝され、上の第VI表
に従ってシフトレジスタ７３２に受取られる。
ＡおよびＢバス７２０および７２２に関連して第７図に
示された様々なエレメントのビットスライスされた構造
およびＤＳＰ１６６の二重バス設計は、「ビットスライ
スされた、集積回路の二重バス設計」と題された関連の
同時係属中の出願の主題であり、これはここに引用によ
り援用される。
示された様々なエレメントのビットスライスされた構造
およびＤＳＰ１６６の二重バス設計は、「ビットスライ
スされた、集積回路の二重バス設計」と題された関連の
同時係属中の出願の主題であり、これはここに引用によ
り援用される。
Ｆ． ＤＳＰ１６６の動作 第７図に示されるＤＳＰ１６６の動作の説明に用いられ
るいわゆるＣＯＥＦＦ変数は、加算／減算器７３０によ
って受取られる加算／減算信号の状態と同様にシフトレ
ジスタ７３２によって行なわれる右シフトの数を反映す
る。このため、ＣＯＥＦＦ変数はシフトマルチプレクサ
７３４によって発生された４−ビット並列信号を表わ
し、このうち３−ビット並列部分はシフトレジスタ７３
２に受取られてそれによって行なわれるべき右シフトの
数を決定し、１−ビット部分は加算／減算器７３０によ
って受取られ、それによって加算または減算のいずれが
行なわれるべきかを決定する。
るいわゆるＣＯＥＦＦ変数は、加算／減算器７３０によ
って受取られる加算／減算信号の状態と同様にシフトレ
ジスタ７３２によって行なわれる右シフトの数を反映す
る。このため、ＣＯＥＦＦ変数はシフトマルチプレクサ
７３４によって発生された４−ビット並列信号を表わ
し、このうち３−ビット並列部分はシフトレジスタ７３
２に受取られてそれによって行なわれるべき右シフトの
数を決定し、１−ビット部分は加算／減算器７３０によ
って受取られ、それによって加算または減算のいずれが
行なわれるべきかを決定する。
Ａ入力ポートで、加算／減算器７３０は以下のものをソ
ースとして選択することができる、すなわちバッファ７
４４、データＲＡＭ出力ラッチ７２４または定数レジス
タ７２８である。選択はマルチプレクサとして働くＡバ
ス７２０によって行なわれ、これは制御回路７１２によ
って発生された制御信号に応答する。同様に、Ｂ入力ポ
ートで、Ｂバス７２２は以下の１つをソースとして選択
できる、すなわち、アキュムレータ７４２、データＲＡ
Ｍ出力ラッチ７２４、伸長器マルチプレクサ７６６、ト
ーンレジスタ１ ７６８、トーンレジスタ２ ７７０ま
たは定数「０」である。
ースとして選択することができる、すなわちバッファ７
４４、データＲＡＭ出力ラッチ７２４または定数レジス
タ７２８である。選択はマルチプレクサとして働くＡバ
ス７２０によって行なわれ、これは制御回路７１２によ
って発生された制御信号に応答する。同様に、Ｂ入力ポ
ートで、Ｂバス７２２は以下の１つをソースとして選択
できる、すなわち、アキュムレータ７４２、データＲＡ
Ｍ出力ラッチ７２４、伸長器マルチプレクサ７６６、ト
ーンレジスタ１ ７６８、トーンレジスタ２ ７７０ま
たは定数「０」である。
制御回路７１２によって発生されアドレスデコーダ７５
６でラッチ７５４を介して受取られたアドレスによって
選択された、データＲＡＭ７０２内の位置の内容物はデ
ータＲＡＭ出力ラッチ７２４に読出され得る。データＲ
ＡＭ７０２内の選択された位置の内容物は、Ａバス７２
０またはＢバス７２２のいずれかを介して以下のソース
から書込できる。すなわち、アキュムレータ７４２、バ
ッファ７４４、デシメータ６００（第５Ａ図）、データ
ＲＡＭ出力ラッチ７２４または定数「０」である。
６でラッチ７５４を介して受取られたアドレスによって
選択された、データＲＡＭ７０２内の位置の内容物はデ
ータＲＡＭ出力ラッチ７２４に読出され得る。データＲ
ＡＭ７０２内の選択された位置の内容物は、Ａバス７２
０またはＢバス７２２のいずれかを介して以下のソース
から書込できる。すなわち、アキュムレータ７４２、バ
ッファ７４４、デシメータ６００（第５Ａ図）、データ
ＲＡＭ出力ラッチ７２４または定数「０」である。
ＯＳＣ１８０によって発生された３−位相クロックの第
１の位相の間に、以下のソースの１つの内容物がＡバス
７２０上に置かれる。すなわちデータＲＡＭ出力ラッチ
７２４、定数「０」またはバッファ７４４である。３−
位相クロックの第２の位相の間、以下のソースの１つの
内容物がＡバス７２０上に置かれる。すなわち定数
「０」、デシメータ６００、またはバッファ７４４であ
る。３−位相クロックの第１の位相の間、以下のソース
の１つの内容物がＢバス７２２上に置かれる、すなわち
定数レジスタ７２８、データＲＡＭ出力ラッチ７２４、
伸長器マルチプレクサ７６６またはアキュムレータ７４
２である。第２の位相の間には、アキュムレータ７４２
またデータＲＡＭ出力ラッチ７２４である。
１の位相の間に、以下のソースの１つの内容物がＡバス
７２０上に置かれる。すなわちデータＲＡＭ出力ラッチ
７２４、定数「０」またはバッファ７４４である。３−
位相クロックの第２の位相の間、以下のソースの１つの
内容物がＡバス７２０上に置かれる。すなわち定数
「０」、デシメータ６００、またはバッファ７４４であ
る。３−位相クロックの第１の位相の間、以下のソース
の１つの内容物がＢバス７２２上に置かれる、すなわち
定数レジスタ７２８、データＲＡＭ出力ラッチ７２４、
伸長器マルチプレクサ７６６またはアキュムレータ７４
２である。第２の位相の間には、アキュムレータ７４２
またデータＲＡＭ出力ラッチ７２４である。
上に述べられた動作は、各々が第８図に示されるフォー
マットを有する一連のマイクロコード命令の実行の間に
ＤＳＰ制御回路７１２によって制御される。これらの命
令は制御回路７１２内の図示されていないプログラム可
能論理アレイ（ＰＬＡ）セクションにストアされる。第
８図を参照すると、各命令は４６ビット語を含む。最上
位の７ビット位置はデータＲＡＭ７０２または係数ＲＡ
Ｍ７１４のいずれかにおいてアクセスされるべき位置の
アドレスを含み、前者のＲＡＭはこれらの７ビットの最
上位を無視する。命令語の次に最上位の４ビット位置は
ＭＡＰ１６０のプログラム可能およびプログラム可能で
ないフィルタに用いられる数値係数の値を含む。次に最
上位の３ビット位置は上の第VI表で参照されたシフトレ
ジスタ７３２制御値を含む。次に最上位の３ビット位置
は係数ＲＡＭ７１４読出可能フラッグ、データＲＡＭ７
０２書込可能フラッグおよびデータＲＡＭ７０２読出可
能フラッグをそれぞれ含む。
マットを有する一連のマイクロコード命令の実行の間に
ＤＳＰ制御回路７１２によって制御される。これらの命
令は制御回路７１２内の図示されていないプログラム可
能論理アレイ（ＰＬＡ）セクションにストアされる。第
８図を参照すると、各命令は４６ビット語を含む。最上
位の７ビット位置はデータＲＡＭ７０２または係数ＲＡ
Ｍ７１４のいずれかにおいてアクセスされるべき位置の
アドレスを含み、前者のＲＡＭはこれらの７ビットの最
上位を無視する。命令語の次に最上位の４ビット位置は
ＭＡＰ１６０のプログラム可能およびプログラム可能で
ないフィルタに用いられる数値係数の値を含む。次に最
上位の３ビット位置は上の第VI表で参照されたシフトレ
ジスタ７３２制御値を含む。次に最上位の３ビット位置
は係数ＲＡＭ７１４読出可能フラッグ、データＲＡＭ７
０２書込可能フラッグおよびデータＲＡＭ７０２読出可
能フラッグをそれぞれ含む。
第８図に示された命令語の次に最上位の１２ビット位置
は上で述べられたＡバス７２０およびＢバス７２２のソ
ースを示す値を含む。次に最上位のビット位置はデータ
ＲＡＭ入力ラッチ７２６の内容物をロードするのにＡま
たはＢのいずれのバスが用いらるべきかを特定する値を
含む。次の最上位のビット位置は優先エンコーダ７６２
によって用いられるためにＡ−法則またはＭu −法則エ
ンコードのどちらかが行なわれるかを示すフラッグを含
む。次に最上位のビット位置は圧縮器マルチプレクサ７
６４のロードを可能にするフラッグ、バッファ７４４の
ロードを可能にするフラッグ、Ａ／Ｄ変換器１６４内の
自動−０（ＡＺ）補正器を可能にするフラッグ、Ｄ／Ａ
変換器１６２のロードを可能にするフラッグ、およびＤ
／Ａ変換器１６２に接続された半ラッチバッファのロー
ドを可能にするフラッグを含む。
は上で述べられたＡバス７２０およびＢバス７２２のソ
ースを示す値を含む。次に最上位のビット位置はデータ
ＲＡＭ入力ラッチ７２６の内容物をロードするのにＡま
たはＢのいずれのバスが用いらるべきかを特定する値を
含む。次の最上位のビット位置は優先エンコーダ７６２
によって用いられるためにＡ−法則またはＭu −法則エ
ンコードのどちらかが行なわれるかを示すフラッグを含
む。次に最上位のビット位置は圧縮器マルチプレクサ７
６４のロードを可能にするフラッグ、バッファ７４４の
ロードを可能にするフラッグ、Ａ／Ｄ変換器１６４内の
自動−０（ＡＺ）補正器を可能にするフラッグ、Ｄ／Ａ
変換器１６２のロードを可能にするフラッグ、およびＤ
／Ａ変換器１６２に接続された半ラッチバッファのロー
ドを可能にするフラッグを含む。
次に最上位の６ビット位置は制御回路７１２によって実
行されるべき次の命令のアドレスを含み、次に最上位の
３ビット位置は命令の実行に８個のタイムスロットのど
れが割当てられるかを特定する。命令語の最下位のビッ
ト位置は３個のタイムスロットビット位置を制御回路７
１２の内部のラッチにロードすることを可能にするフラ
ッグを含む。
行されるべき次の命令のアドレスを含み、次に最上位の
３ビット位置は命令の実行に８個のタイムスロットのど
れが割当てられるかを特定する。命令語の最下位のビッ
ト位置は３個のタイムスロットビット位置を制御回路７
１２の内部のラッチにロードすることを可能にするフラ
ッグを含む。
ＤＳＰ制御回路７１２は第８図に示された一連の命令を
実行し、その各々は以下の動作の１つまたは２つ以上が
起こることを引起こす、すなわち ＡＣＣ，＜ＢＵＦ＞ ＝ＣＯＥＦＦ＊ＡＤＡＴＡ＋ＢＤＡＴＡ ＜Ｒ＞ ＸＸＸ および＜Ｗ（Ａ，Ｂ，Ｌ，Ｄ，Ｏ）＞ＸＸＸ アキュムレータ（ＡＣＣ）７４２および、随意にはバッ
ファ（ＢＵＦ）７４４に関する第１の動作において、Ａ
ＤＡＴＡはアキュムレータ７４２、データＲＡＭ出力ラ
ッチ７２４、伸長器マルチプレクサ７６６、トーンレジ
スタ１および２ ７６８および７７０、または定数
「０」の内容物であり得る。ＣＯＥＦＦのソースは制御
回路７１２、係数ＲＡＭ７１４、伸長器マルチプレクサ
７６６、優先エンコーダ７６２、トーンレジスタ１およ
び２ ７６８および７７０、またはアキュムレータ７４
２であり得る。ＢＤＡＴＡはバッファ７４４、データＲ
ＡＭ出力ラッチ７２４または定数レジスタ７２８の内容
物であり得る。バッファレジスタ７４４は、常に用いら
れるアキュムレータレジスタ７４２に加えて随意に選択
されることができ、動作の結果をストアする。
実行し、その各々は以下の動作の１つまたは２つ以上が
起こることを引起こす、すなわち ＡＣＣ，＜ＢＵＦ＞ ＝ＣＯＥＦＦ＊ＡＤＡＴＡ＋ＢＤＡＴＡ ＜Ｒ＞ ＸＸＸ および＜Ｗ（Ａ，Ｂ，Ｌ，Ｄ，Ｏ）＞ＸＸＸ アキュムレータ（ＡＣＣ）７４２および、随意にはバッ
ファ（ＢＵＦ）７４４に関する第１の動作において、Ａ
ＤＡＴＡはアキュムレータ７４２、データＲＡＭ出力ラ
ッチ７２４、伸長器マルチプレクサ７６６、トーンレジ
スタ１および２ ７６８および７７０、または定数
「０」の内容物であり得る。ＣＯＥＦＦのソースは制御
回路７１２、係数ＲＡＭ７１４、伸長器マルチプレクサ
７６６、優先エンコーダ７６２、トーンレジスタ１およ
び２ ７６８および７７０、またはアキュムレータ７４
２であり得る。ＢＤＡＴＡはバッファ７４４、データＲ
ＡＭ出力ラッチ７２４または定数レジスタ７２８の内容
物であり得る。バッファレジスタ７４４は、常に用いら
れるアキュムレータレジスタ７４２に加えて随意に選択
されることができ、動作の結果をストアする。
第２の動作＜Ｒ＞は位置ＸＸＸのデータＲＡＭ７０２の
内容物のデータＲＡＭ出力ラッチ７２４への随意の記憶
であり、第３の動作は以下の１つから位置ＸＸＸのデー
タＲＡＭ７０２への随意の記憶に関する、すなわち、ア
キュムレータ（Ａ）７４２、バッファ（Ｂ）７４４、デ
シメータ（Ｄ）６００、データＲＡＭ出力ラッチ（Ｌ）
７２４または定数「０」である。
内容物のデータＲＡＭ出力ラッチ７２４への随意の記憶
であり、第３の動作は以下の１つから位置ＸＸＸのデー
タＲＡＭ７０２への随意の記憶に関する、すなわち、ア
キュムレータ（Ａ）７４２、バッファ（Ｂ）７４４、デ
シメータ（Ｄ）６００、データＲＡＭ出力ラッチ（Ｌ）
７２４または定数「０」である。
Ｇ．トーン発生 この発明のＤＳＰ１６６の多様性を示すのは、その単一
トーンおよび二重トーン多周波（ＤＴＭＦ）信号の発生
である。発生されるトーンの周波数、振幅および抑揚は
ユーザによって決定されＭＰＩ１００を介してＤＳＰ１
６６のプログラム可能レジスタ内の様々なパラメータの
適当な記憶によって選択される。これらのトーンはまた
ＤＳＣ３４によってトーンメッセージおよびトーンリン
ガ機能のために用いられることができる。
トーンおよび二重トーン多周波（ＤＴＭＦ）信号の発生
である。発生されるトーンの周波数、振幅および抑揚は
ユーザによって決定されＭＰＩ１００を介してＤＳＰ１
６６のプログラム可能レジスタ内の様々なパラメータの
適当な記憶によって選択される。これらのトーンはまた
ＤＳＣ３４によってトーンメッセージおよびトーンリン
ガ機能のために用いられることができる。
簡潔には、オーバフロー検出器７３８によって正のオー
バフロー状態が検出されるまでアキュムレータ７４２の
内容物にユーザに与えられた「デルタ」値を繰返し加え
ることによって三角波が発生される。デルタ値は次に負
のオーバフロー（アンダーフロー）状態が検出されるま
で減算される。三角形の波形は１．５で乗算され、オー
バフローおよびアンダーフローレベルで先端を切られて
台形の波形が発生する。１．５の因子は波形に３３％の
立ち上がり時間を発生する。最後に、それによって台形
の波形が乗算される、ユーザに選択された振幅係数に基
づいて所望のトーンボリュームを備えた波形が発生され
る。
バフロー状態が検出されるまでアキュムレータ７４２の
内容物にユーザに与えられた「デルタ」値を繰返し加え
ることによって三角波が発生される。デルタ値は次に負
のオーバフロー（アンダーフロー）状態が検出されるま
で減算される。三角形の波形は１．５で乗算され、オー
バフローおよびアンダーフローレベルで先端を切られて
台形の波形が発生する。１．５の因子は波形に３３％の
立ち上がり時間を発生する。最後に、それによって台形
の波形が乗算される、ユーザに選択された振幅係数に基
づいて所望のトーンボリュームを備えた波形が発生され
る。
「電気通信のためのトーン発生」と題された関連の同時
係属中の出願連続番号第７７１，３８２号はこの発明の
ＤＳＰ１６６によるトーン発生の様々な局面の詳細な説
明を含み、これはここに引用により援用される。
係属中の出願連続番号第７７１，３８２号はこの発明の
ＤＳＰ１６６によるトーン発生の様々な局面の詳細な説
明を含み、これはここに引用により援用される。
Ｈ．特許請求の範囲に記載された発明と実施例との対応
関係 最後に、特許請求の範囲に記載された発明と実施例との
対応関係を説明する。
関係 最後に、特許請求の範囲に記載された発明と実施例との
対応関係を説明する。
第７図の制御回路７１２が制御手段に対応し、ＡＬＵ７
００が演算論理ユニットに対応する。また、Ａバス７２
０が第１のデータバスに対応し、Ｂバス７２２が第２の
データバスに対応する。Ａ／Ｄ変換器１６４（第１図お
よび第６図）がディジタル信号のソースに対応し、Ｄ／
Ａ変換器１６２（第１図および第６図）がディジタル信
号の行先に対応する。
００が演算論理ユニットに対応する。また、Ａバス７２
０が第１のデータバスに対応し、Ｂバス７２２が第２の
データバスに対応する。Ａ／Ｄ変換器１６４（第１図お
よび第６図）がディジタル信号のソースに対応し、Ｄ／
Ａ変換器１６２（第１図および第６図）がディジタル信
号の行先に対応する。
第７図において、制御回路７１２は、ユーザのプログラ
ム可能マイクロプロセッサから発生された信号をマイク
ロプロセッサインターフェイス（ＭＰＩ）１００および
ＭＡＰモードレジスタ（ＭＭＲ１，ＭＭＲ２）７５０，
７５２を介して受取る。それにより、制御回路７１２内
のプログラム可能論理アレイ（ＰＬＡ）に第８図に示さ
れるマイクロコード命令がストアされる。ＭＰＩ１００
を介して接続されるユーザのプログラム可能マイクロプ
ロセッサが外部装置に対応する。このマイクロコード命
令に従って、制御回路７１２から制御信号が発生され
る。この制御信号に応答してＡＬＵ７００内の各回路お
よび第７図に示される他の各回路が制御される。
ム可能マイクロプロセッサから発生された信号をマイク
ロプロセッサインターフェイス（ＭＰＩ）１００および
ＭＡＰモードレジスタ（ＭＭＲ１，ＭＭＲ２）７５０，
７５２を介して受取る。それにより、制御回路７１２内
のプログラム可能論理アレイ（ＰＬＡ）に第８図に示さ
れるマイクロコード命令がストアされる。ＭＰＩ１００
を介して接続されるユーザのプログラム可能マイクロプ
ロセッサが外部装置に対応する。このマイクロコード命
令に従って、制御回路７１２から制御信号が発生され
る。この制御信号に応答してＡＬＵ７００内の各回路お
よび第７図に示される他の各回路が制御される。
Ａバス７２０は、ＡＬＵ７００に接続され、かつＡ／Ｄ
変換器１６４に接続される。また、Ｂバス７２２は、Ａ
ＬＵ７００に接続され、かつ伸張マルチプレクサ７６６
を介してＰＣＭ入力レジスタ７１０に接続され、優先エ
ンコーダ７６２および圧縮マルチプレクサ７６４を介し
てＰＣＭ出力レジスタ７０６に接続される。
変換器１６４に接続される。また、Ｂバス７２２は、Ａ
ＬＵ７００に接続され、かつ伸張マルチプレクサ７６６
を介してＰＣＭ入力レジスタ７１０に接続され、優先エ
ンコーダ７６２および圧縮マルチプレクサ７６４を介し
てＰＣＭ出力レジスタ７０６に接続される。
伸張マルチプレクサ７６６およびＰＣＭ入力レジスタ７
１０からなるチャネルと、優先エンコーダ６２、圧縮マ
ルチプレクサ７６４およびＰＣＭ出力レジスタ７０６か
らなるチャネルとが、二重ＰＣＭチャネルに対応する。
１０からなるチャネルと、優先エンコーダ６２、圧縮マ
ルチプレクサ７６４およびＰＣＭ出力レジスタ７０６か
らなるチャネルとが、二重ＰＣＭチャネルに対応する。
ＡＬＵ７００は、Ａバス７２０を介してＡ／Ｄ変換器１
６４（ソース）から時分割多重信号を受け、かつＰＣＭ
入力レジスタ７１０から伸張マルチプレクサ７６６およ
びＢバス７２２を介してＰＣＭ入力信号を受取る。ＡＬ
Ｕ７００は、制御回路７１２から受取られた制御信号に
応答して、これらのディジタル信号を処理する。そし
て、ＡＬＵ７００は、Ｂバス７２２、優先エンコーダ７
６２および圧縮マルチプレクサ７６４を介してＰＣＭ出
力信号をＰＣＭ出力レジスタ７０６に送信し、かつ時分
割多重信号をラッチ７４６を介してＤ／Ａ変換器１６２
（行先）に送信する。
６４（ソース）から時分割多重信号を受け、かつＰＣＭ
入力レジスタ７１０から伸張マルチプレクサ７６６およ
びＢバス７２２を介してＰＣＭ入力信号を受取る。ＡＬ
Ｕ７００は、制御回路７１２から受取られた制御信号に
応答して、これらのディジタル信号を処理する。そし
て、ＡＬＵ７００は、Ｂバス７２２、優先エンコーダ７
６２および圧縮マルチプレクサ７６４を介してＰＣＭ出
力信号をＰＣＭ出力レジスタ７０６に送信し、かつ時分
割多重信号をラッチ７４６を介してＤ／Ａ変換器１６２
（行先）に送信する。
このように、第７図に示されるディジタル信号プロセッ
サ１６６は、受信側および送信側の両方のディジタル信
号を処理するように働く。
サ１６６は、受信側および送信側の両方のディジタル信
号を処理するように働く。
また、すべてディジタル信号処理を用いて、パルスコー
ド変調（ＰＣＭ）のコーティングおよびデコーディング
が行なわれる。さらに、ディジタル信号の伝送および処
理は、ユーザのプログラム可能マイクロプロセッサから
与えられるマイクロコード命令に従って制御される。
ド変調（ＰＣＭ）のコーティングおよびデコーディング
が行なわれる。さらに、ディジタル信号の伝送および処
理は、ユーザのプログラム可能マイクロプロセッサから
与えられるマイクロコード命令に従って制御される。
そのため、変化するユーザの要求に容易に合わせること
ができる。また、広い空間を占有せず、消費電力が少な
く、装置が簡略化される。さらに、発生される信号の不
完全さも解消され、きわどいタイミング経路を避けるこ
ともできる。しかも、発生される信号の波形を容易に修
正することができる。
ができる。また、広い空間を占有せず、消費電力が少な
く、装置が簡略化される。さらに、発生される信号の不
完全さも解消され、きわどいタイミング経路を避けるこ
ともできる。しかも、発生される信号の波形を容易に修
正することができる。
したがって、第７図のディジタル信号プロセッサは、汎
用性および融通性を有し、信頼性も高い。
用性および融通性を有し、信頼性も高い。
第１図はこの発明のディジタル信号プロセッサ（ＤＳ
Ｐ）をその主オーディオプロセッサ（ＭＡＰ）セクショ
ン内に用いたディジタル加入者制御器（ＤＳＣ）の機能
ブロック図である。 第２図はＤＳＣの内部の論理データバス構造を示す。 第３図はＤＳＣの物理的データバス構造を示す。 第４Ａ図はＤＳＣのマイクロプロセッサインターフェイ
ス部分のブロック図である。 第４Ｂ図はマイクロプロセッサインターフェイス内のコ
マンドレジスタの内容物に関連した意味を示す。 第５Ａ図はＭＡＰの送信セクションを通る信号フローを
示す。 第５Ｂ図はマイクロコード化フィルタおよびトーン発生
ルーチンの実行を制御するためにこの発明のＤＳＰによ
って用いられるタイミング信号を示す。 第５Ｃ図はＭＡＰの受信セクションを通る信号フローを
示す。 第６図はこの発明のＤＳＰのアーキテクチャを示す。 第７図はこの発明のＤＳＰのブロック図である。 第８図はＤＳＰを制御するマイクロコード化命令のフォ
ーマットを示す。 図において、１００はマイクロプロセッサインターフェ
イス、１１０はラインインターフェイスユニット，１２
０は受信セクション、１３０は送信セクション、１４０
はバス、１５０はリンク制御器、１６０は主オーディオ
プロセッサ、１６２はＤ／Ａセクション、１６４はＡ／
Ｄセクション、１６６はディジタル信号処理セクショ
ン、１７０はマルチプレクサ部分、３００は入力／出力
バッファ、３０２はコマンドレジスタ、３０４はインタ
ラプトレジスタ、３０６はＤチャネル状態レジスタ、３
０８はＤチャネルエラーレジスタ、６００、６０２、６
０３、６１０ばデシメータ、６０６はスイッチ、６１２
はローパスフィルタ、６１４はハイパスフィルタ、６１
６はＦＩＲフィルタ、６１８は送信利得調整フィルタ、
６２０は圧縮器、６２２はＭＡＰ制御回路、６３０は伸
長器、６３２は受信利得調整フィルタ、６３４は合計
器、６３６はサイドトーン発生器、６３８はトーンメッ
セージ発生器、６４０は受信利得調整フィルタ、６４２
はスイッチ、６４４はトーンリンガ発生器、６４６はＦ
ＩＲフィルタ、６４８はローパスフィルタ、６５０、６
５２、６５４および６５６は補間フィルタ、７００は演
算論理ユニット、７０２はランダムアクセスメモリ、７
０４は圧縮器、７０６はＰＣＭ出力レジスタ、７０８は
伸長器、７１０はＰＣＭ入力レジスタ、７１２は制御回
路、７１４は係数ＲＡＭ、７２０はＡバス、７２２はＢ
バス、７２４は出力ラッチ、７２６は入力ラッチ、７２
８はレジスタ、７３０は加算／減算器、７３２はシフト
レジスタ、７３４はシフトマルチプレクサ、７３６は補
正マルチプレクサ、７３８はオーバフロー検出器、７４
０はトーン発生器制御回路、７４２はアキュムレータ、
７４４はバッファ、７５０および７５２はＭＯＰモード
レジスタ、７５４はラッチ、７５６はアドレスデコー
ダ、７５７は係数ＲＡＭ制御回路、７５８はラッチ、７
５９はアドレスデコーダ、７６０はラッチ、７６２は優
先エンコーダ、７６４は圧縮マルチプレクサ、７６６は
マルチプレクサ、７６８および７７０はトーンレジスタ
である。
Ｐ）をその主オーディオプロセッサ（ＭＡＰ）セクショ
ン内に用いたディジタル加入者制御器（ＤＳＣ）の機能
ブロック図である。 第２図はＤＳＣの内部の論理データバス構造を示す。 第３図はＤＳＣの物理的データバス構造を示す。 第４Ａ図はＤＳＣのマイクロプロセッサインターフェイ
ス部分のブロック図である。 第４Ｂ図はマイクロプロセッサインターフェイス内のコ
マンドレジスタの内容物に関連した意味を示す。 第５Ａ図はＭＡＰの送信セクションを通る信号フローを
示す。 第５Ｂ図はマイクロコード化フィルタおよびトーン発生
ルーチンの実行を制御するためにこの発明のＤＳＰによ
って用いられるタイミング信号を示す。 第５Ｃ図はＭＡＰの受信セクションを通る信号フローを
示す。 第６図はこの発明のＤＳＰのアーキテクチャを示す。 第７図はこの発明のＤＳＰのブロック図である。 第８図はＤＳＰを制御するマイクロコード化命令のフォ
ーマットを示す。 図において、１００はマイクロプロセッサインターフェ
イス、１１０はラインインターフェイスユニット，１２
０は受信セクション、１３０は送信セクション、１４０
はバス、１５０はリンク制御器、１６０は主オーディオ
プロセッサ、１６２はＤ／Ａセクション、１６４はＡ／
Ｄセクション、１６６はディジタル信号処理セクショ
ン、１７０はマルチプレクサ部分、３００は入力／出力
バッファ、３０２はコマンドレジスタ、３０４はインタ
ラプトレジスタ、３０６はＤチャネル状態レジスタ、３
０８はＤチャネルエラーレジスタ、６００、６０２、６
０３、６１０ばデシメータ、６０６はスイッチ、６１２
はローパスフィルタ、６１４はハイパスフィルタ、６１
６はＦＩＲフィルタ、６１８は送信利得調整フィルタ、
６２０は圧縮器、６２２はＭＡＰ制御回路、６３０は伸
長器、６３２は受信利得調整フィルタ、６３４は合計
器、６３６はサイドトーン発生器、６３８はトーンメッ
セージ発生器、６４０は受信利得調整フィルタ、６４２
はスイッチ、６４４はトーンリンガ発生器、６４６はＦ
ＩＲフィルタ、６４８はローパスフィルタ、６５０、６
５２、６５４および６５６は補間フィルタ、７００は演
算論理ユニット、７０２はランダムアクセスメモリ、７
０４は圧縮器、７０６はＰＣＭ出力レジスタ、７０８は
伸長器、７１０はＰＣＭ入力レジスタ、７１２は制御回
路、７１４は係数ＲＡＭ、７２０はＡバス、７２２はＢ
バス、７２４は出力ラッチ、７２６は入力ラッチ、７２
８はレジスタ、７３０は加算／減算器、７３２はシフト
レジスタ、７３４はシフトマルチプレクサ、７３６は補
正マルチプレクサ、７３８はオーバフロー検出器、７４
０はトーン発生器制御回路、７４２はアキュムレータ、
７４４はバッファ、７５０および７５２はＭＯＰモード
レジスタ、７５４はラッチ、７５６はアドレスデコー
ダ、７５７は係数ＲＡＭ制御回路、７５８はラッチ、７
５９はアドレスデコーダ、７６０はラッチ、７６２は優
先エンコーダ、７６４は圧縮マルチプレクサ、７６６は
マルチプレクサ、７６８および７７０はトーンレジスタ
である。
フロントページの続き (72)発明者 ロナルド・シー・ラウゲセン アメリカ合衆国、カリフォルニア州、ロ ス・ガトス スカースボロウ・ウェイ、 100
Claims (9)
- 【請求項１】加入者をディジタル電話ネットワークにイ
ンターフェイスするためのディジタル加入者制御器（３
４）におけるディジタル信号プロセッサ（１６６）であ
って、時分割多重されたディジタル信号を形成するため
の手段（１６４）に接続された入力と、時分割多重され
たディジタル信号を受取る手段（１６２）に接続された
出力とを有し、 前記ディジタル信号プロセッサは、 前記ディジタル信号プロセッサに命令を供給するための
外部処理装置（１００）から受取られた信号に応答し、
前記命令を処理しかつそこから制御信号（Ｃ−ｉｎ）を
発生する中央制御装置（７１２）と、 前記制御信号（Ｃ−ｉｎ）に応答する演算論理ユニット
（７００）と、 前記演算論理ユニット（７００）および前記ディジタル
信号形成手段（１６４）に接続された第１の双方向性デ
ータバス（７２０）と、 前記演算論理ユニット（７００）に接続された第２のデ
ータバス（７２２）とを備え、 前記第２のデータバス（７２２）は双方向性であり、か
つレジスタおよびコード化手段を含む二重パルスコード
変調チャネル（７１０，７６６，７０６，７６４，７６
２）に接続され、これにより、 前記演算論理ユニット（７００）は、 （１） 前記第１のデータバス（７２０）を介して前記
ディジタル信号形成手段（１６４）から時分割多重され
た信号を受取りかつ前記パルスコード変調チャネル（７
１０，７６６，７０６，７６４，７６２）からパルスコ
ード変調入力信号を受取り、 （２） 前記外部処理装置（１００）から受取られた前
記制御信号（Ｃ−ｉｎ）に応答して前記時分割多重され
た信号および前記パルスコード変調入力信号を処理し、
かつ （３） 前記第２のデータバス（７２２）を介して前記
二重パルスコード変調チャネルに送信されるパルスコー
ド変調出力信号を形成し、かつ前記ディジタル信号受取
り手段（１６２）に送信される時分割多重された出力信
号を形成することを特徴とする、ディジタル信号プロセ
ッサ。 - 【請求項２】加入者をディジタル電話ネットワークにイ
ンターフェイスするためのディジタル加入者制御器（３
４）におけるディジタル信号プロセッサ（１６６）であ
って、時分割多重されたディジタル信号を形成するため
の手段（１６４）に接続された入力と、時分割多重され
たディジタル信号を受取る手段（１６２）に接続された
出力とを有し、 前記ディジタル信号プロセッサは、 前記ディジタル信号プロセッサに命令を供給するための
外部処理装置（１００）から受取られた信号に応答し、
前記命令を処理しかつそこから制御信号（Ｃ−ｉｎ）を
発生する中央制御装置（７１２）と、 前記制御信号（Ｃ−ｉｎ）に応答する演算論理ユニット
（７００）と、 前記演算論理ユニット（７００）および前記ディジタル
信号形成手段（１６４）に接続された第１の双方向性デ
ータバス（７２０）と、 前記演算論理ユニット（７００）に接続された第２のデ
ータバス（７２２）とを備え、 前記第２のデータバス（７２２）は双方向性であり、か
つレジスタおよびコード化手段を含む二重パルスコード
変調チャネル（７１０，７６６，７０６，７６４，７６
２）に接続され、これにより、 前記演算論理ユニット（７００）は、 （１） 前記第１のデータバス（７２０）を介して前記
ディジタル信号形成手段（１６４）から時分割多重され
た信号を受取りかつ前記パルスコード変調チャネル（７
１０，７６６，７０６，７６４，７６２）からパルスコ
ード変調入力信号を受取り、 （２） 前記外部処理装置（１００）から受取られた前
記制御信号（Ｃ−ｉｎ）に応答して前記時分割多重され
た信号および前記パルスコード変調入力信号を処理し、
かつ （３） 前記第２のデータバス（７２２）を介して前記
二重パルスコード変調チャネルに送信されるパルスコー
ド変調出力信号を形成し、かつ前記ディジタル信号受取
り手段（１６２）に送信される時分割多重された出力信
号を形成し、 前記演算論理ユニット（７００）は、 第１および第２の入力（Ａ，Ｂ）を有し、２つの数を表
わす前記入力（Ａ，Ｂ）に与えられた信号から２つの数
の和または差を表わす信号を、加算／減算信号に応答し
て出力において選択的に発生するための加算／減算器手
段（７３０）と、 前記数を表わす前記信号および前記加算／減算器手段に
よって発生されたキャリーアウト信号に応答してオーバ
フロー信号を発生するためのオーバフロー検出手段（７
３８）とを含み、 前記ディジタル信号プロセッサはさらに、 前記制御信号および前記外部処理装置からの前記信号に
応答して係数値に対応する信号をストアしかつ発生する
ための手段（７５７，７１４）と、 前記オーバフロー信号に応答して複数個のトーン制御信
号を発生するための手段（７４０）と、 前記第２のデータバス（７２２）に接続されたシフト制
御信号に応答して、前記第２のデータバス（７２２）を
介して受取られた信号によって表わされる複数ビットの
量を選択的にダウンシフトしかつ前記ダウンシフトされ
た量を表わす信号を出力に発生するための手段（７３
２）と、 前記制御、前記係数記憶および発生手段、前記二重パル
スコード変調チャネル、前記第２のデータバス（７２
２）および前記トーン制御発生手段（７４０）に接続さ
れ、そこから前記加算／減算信号および前記シフト制御
信号を選択的に発生するためのマルチプレクサ手段（７
３４）とを含むことを特徴とする、ディジタル信号プロ
セッサ。 - 【請求項３】前記ディジタル信号プロセッサは、各々が
前記第２のデータバス（７２２）に接続された出力を有
し、各々が前記外部処理装置（１００）に接続されてそ
れぞれ第１および第２のトーン制御パラメータを表わす
信号を受取りかつストアし、そこから前記トーン制御信
号を前記第２のデータバス（７２２）に発生するための
第１および第２のトーンレジスタ手段（７６８，７７
０）をさらに含むことを特徴とする、特許請求の範囲第
２項記載のディジタル信号プロセッサ。 - 【請求項４】前記トーン制御信号が周波数値および振幅
値を表わす信号を含むことを特徴とする、特許請求の範
囲第３項記載のディジタル信号プロセッサ。 - 【請求項５】前記ディジタル信号プロセッサは、 前記中央制御装置（７１２）に接続された出力を有し、
前記外部処理装置（１００）に接続されて、前記係数値
のうちの予め定められたものを表わす信号を受取りかつ
ストアし、そこから前記フィルタ係数値を発生するため
の第１のモードレジスタ手段（７５０）をさらに含むこ
とを特徴とする、特許請求の範囲第２項記載のディジタ
ル信号プロセッサ。 - 【請求項６】前記ディジタル信号プロセッサが複数個の
ディジタル信号処理機能を行ない、かつ処理機能可能化
信号に応答し、さらに、前記中央制御装置（７１２）に
接続された出力を有し、前記外部処理装置（１００）に
接続されて、前記ディジタル信号処理機能のうち予め定
められたものの可能化または不能化を表わす信号を受取
りかつストアし、そこから前記処理機能可能化信号を発
生するための第２のモードレジスタ手段（７５２）をさ
らに含むことを特徴とする、特許請求の範囲第２項記載
のディジタル信号プロセッサ。 - 【請求項７】前記演算論理ユニットが、各々が前記時分
割多重された信号のうち予め定められたものについて並
列動作を行なう複数個の回路エレメントを含み、各前記
回路エレメントが前記バスの少なくとも１つの予め定め
られた時分割スロットに割り当てられ、各前記回路エレ
メントが、前記少なくとも１つのバスの導体の予め定め
られた１つに各々が接続された複数個のサブエレメント
を含むことを特徴とする、特許請求の範囲第２項記載の
ディジタル信号プロセッサ。 - 【請求項８】回路エレメントの前記サブエレメントの予
め定められたものが複製されることを特徴とする、特許
請求の範囲第７項記載のディジタル信号プロセッサ。 - 【請求項９】複数位相クロック信号に応答し、前記回路
エレメントの予め定められたものは前記回路エレメント
に割当てられた前記予め定められた時分割スロットの間
前記バスの予め定められた１つのソースになり、前記回
路エレメントの予め定められたものは前記回路エレメン
トに割当てられた前記予め定められた時分割スロットの
間前記バスの予め定められた１つのための行先になるこ
とを特徴とする、特許請求の範囲第７項記載のディジタ
ル信号プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US771339 | 1985-08-30 | ||
| US06/771,339 US4718057A (en) | 1985-08-30 | 1985-08-30 | Streamlined digital signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6253589A JPS6253589A (ja) | 1987-03-09 |
| JPH0652951B2 true JPH0652951B2 (ja) | 1994-07-06 |
Family
ID=25091495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203570A Expired - Lifetime JPH0652951B2 (ja) | 1985-08-30 | 1986-08-28 | デイジタル信号プロセツサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4718057A (ja) |
| EP (1) | EP0216488B1 (ja) |
| JP (1) | JPH0652951B2 (ja) |
| AT (1) | ATE77526T1 (ja) |
| DE (1) | DE3685706T2 (ja) |
Families Citing this family (95)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641247A (en) | 1985-08-30 | 1987-02-03 | Advanced Micro Devices, Inc. | Bit-sliced, dual-bus design of integrated circuits |
| FR2627041B1 (fr) * | 1988-02-05 | 1994-05-13 | Texas Instruments France | Dispositif de traitement de signaux telephoniques, comprenant des dispositifs de traitement de signaux numeriques communs a plusieurs lignes d'abonnes |
| US4975947A (en) * | 1989-02-22 | 1990-12-04 | Texas Instruments Incorporated | System to share the DSP computation resources |
| JPH0699812B2 (ja) * | 1989-04-07 | 1994-12-07 | 新日本製鐵株式会社 | 磁気特性及び皮膜特性の優れた方向性電磁鋼板の絶縁皮膜処理方法 |
| US5228076A (en) * | 1989-06-12 | 1993-07-13 | Emil Hopner | High fidelity speech encoding for telecommunications systems |
| CH679957A5 (en) * | 1990-03-07 | 1992-05-15 | Studer Revox Ag | Digital signal processing e.g. for multichannel tape player - using control words to identify different processing program for data words |
| JPH0457434A (ja) * | 1990-06-27 | 1992-02-25 | Canon Inc | 通信端末装置 |
| US6230255B1 (en) | 1990-07-06 | 2001-05-08 | Advanced Micro Devices, Inc. | Communications processor for voice band telecommunications |
| US5768613A (en) * | 1990-07-06 | 1998-06-16 | Advanced Micro Devices, Inc. | Computing apparatus configured for partitioned processing |
| SE467856B (sv) * | 1991-01-31 | 1992-09-21 | Ericsson Telefon Ab L M | Transcoder foer ett mobilradiosystem |
| JPH0594546A (ja) * | 1991-02-05 | 1993-04-16 | American Teleph & Telegr Co <Att> | デジタルプロセツサ |
| DE69232256T2 (de) * | 1991-09-27 | 2002-08-14 | Koninklijke Philips Electronics N.V., Eindhoven | Anordnung zum Liefern von Pulskodemodulationswerten in einem Fernsprechapparat |
| EP0534549B1 (en) * | 1991-09-27 | 2001-12-05 | Koninklijke Philips Electronics N.V. | Arrangement for generating pulse code modulation values in a telephone set |
| US5305312A (en) * | 1992-02-07 | 1994-04-19 | At&T Bell Laboratories | Apparatus for interfacing analog telephones and digital data terminals to an ISDN line |
| JP2902204B2 (ja) * | 1992-03-24 | 1999-06-07 | 三菱電機株式会社 | 信号処理装置 |
| JP3055316B2 (ja) * | 1992-08-13 | 2000-06-26 | ヤマハ株式会社 | デジタル信号プロセッサ |
| FR2699775B1 (fr) * | 1992-12-21 | 1995-02-24 | Sagem | Carte d'équipement de ligne pour serveur ou autocommutateur. |
| US7082106B2 (en) * | 1993-01-08 | 2006-07-25 | Multi-Tech Systems, Inc. | Computer-based multi-media communications system and method |
| DE69333451T2 (de) * | 1993-03-08 | 2004-12-23 | Matsushita Electric Industrial Co., Ltd., Kadoma | Sprach- und Tonausgabevorrichtung für ein tragbares Telefon |
| JP3527259B2 (ja) * | 1993-04-12 | 2004-05-17 | 松下電器産業株式会社 | 映像信号処理装置及び処理方法 |
| KR0140674B1 (ko) * | 1993-04-12 | 1998-06-15 | 모리시다 요이치 | 영상신호처리장치 및 처리방법 |
| US5457644A (en) * | 1993-08-20 | 1995-10-10 | Actel Corporation | Field programmable digital signal processing array integrated circuit |
| US5606536A (en) * | 1994-05-20 | 1997-02-25 | Matsushita Electric Industrial Co., Ltd. | Optical recording/reproducing apparatus with variable control |
| FR2720577B1 (fr) * | 1994-05-27 | 1996-08-14 | Sgs Thomson Microelectronics | Circuit de détection de tonalité téléphonique. |
| US5604740A (en) * | 1994-06-01 | 1997-02-18 | Davox Corporation | Multi-path bus digital signal processor |
| US5812553A (en) * | 1994-06-01 | 1998-09-22 | Davox Corporation | Multi-path bus digital processor |
| US5790817A (en) * | 1996-09-25 | 1998-08-04 | Advanced Micro Devices, Inc. | Configurable digital wireless and wired communications system architecture for implementing baseband functionality |
| US5802387A (en) * | 1996-12-27 | 1998-09-01 | Lucent Technologies Inc. | Efficient data transfer in a digital signal processor |
| US5959466A (en) | 1997-01-31 | 1999-09-28 | Actel Corporation | Field programmable gate array with mask programmed input and output buffers |
| US6150837A (en) * | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
| DE19745255A1 (de) * | 1997-10-13 | 1999-04-15 | Siemens Ag | Vorrichtung und Verfahren zum Einstellen der Quantisierungskennlinien einer PCM-Codierung |
| US6741643B1 (en) * | 1998-04-15 | 2004-05-25 | Telecommunications Research Laboratories | Asymmetric equalization system for data transmission |
| US7119576B1 (en) | 2000-09-18 | 2006-10-10 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| US7346644B1 (en) | 2000-09-18 | 2008-03-18 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| CA2375815A1 (en) * | 2002-03-11 | 2003-09-11 | Catena Networks Canada Inc. | A system for performing a-law and u-law encoding and decoding |
| WO2005018216A2 (en) * | 2003-08-05 | 2005-02-24 | Indesign, Llc. | Bit slicer system and method for synchronizing data streams |
| US8620980B1 (en) | 2005-09-27 | 2013-12-31 | Altera Corporation | Programmable device with specialized multiplier blocks |
| US8266199B2 (en) * | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
| US8041759B1 (en) | 2006-02-09 | 2011-10-18 | Altera Corporation | Specialized processing block for programmable logic device |
| US8266198B2 (en) * | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
| US8301681B1 (en) | 2006-02-09 | 2012-10-30 | Altera Corporation | Specialized processing block for programmable logic device |
| US7836117B1 (en) | 2006-04-07 | 2010-11-16 | Altera Corporation | Specialized processing block for programmable logic device |
| US7822800B2 (en) * | 2006-05-19 | 2010-10-26 | Camco Produktions-Und Vertriebs Gmbh Fur Beschallungs-Und Beleuchtungsanlagen | Apparatus and method for performing a calculation operation |
| US7822799B1 (en) | 2006-06-26 | 2010-10-26 | Altera Corporation | Adder-rounder circuitry for specialized processing block in programmable logic device |
| US8386550B1 (en) | 2006-09-20 | 2013-02-26 | Altera Corporation | Method for configuring a finite impulse response filter in a programmable logic device |
| US7930336B2 (en) * | 2006-12-05 | 2011-04-19 | Altera Corporation | Large multiplier for programmable logic device |
| US8386553B1 (en) | 2006-12-05 | 2013-02-26 | Altera Corporation | Large multiplier for programmable logic device |
| US7814137B1 (en) | 2007-01-09 | 2010-10-12 | Altera Corporation | Combined interpolation and decimation filter for programmable logic device |
| US8650231B1 (en) | 2007-01-22 | 2014-02-11 | Altera Corporation | Configuring floating point operations in a programmable device |
| US7865541B1 (en) | 2007-01-22 | 2011-01-04 | Altera Corporation | Configuring floating point operations in a programmable logic device |
| US8645450B1 (en) | 2007-03-02 | 2014-02-04 | Altera Corporation | Multiplier-accumulator circuitry and methods |
| US7949699B1 (en) | 2007-08-30 | 2011-05-24 | Altera Corporation | Implementation of decimation filter in integrated circuit device using ram-based data storage |
| US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
| US8244789B1 (en) | 2008-03-14 | 2012-08-14 | Altera Corporation | Normalization of floating point operations in a programmable integrated circuit device |
| US8626815B1 (en) | 2008-07-14 | 2014-01-07 | Altera Corporation | Configuring a programmable integrated circuit device to perform matrix multiplication |
| US8255448B1 (en) | 2008-10-02 | 2012-08-28 | Altera Corporation | Implementing division in a programmable integrated circuit device |
| JP2010086902A (ja) * | 2008-10-02 | 2010-04-15 | Japan Aviation Electronics Industry Ltd | コネクタ |
| US8307023B1 (en) | 2008-10-10 | 2012-11-06 | Altera Corporation | DSP block for implementing large multiplier on a programmable integrated circuit device |
| US8706790B1 (en) | 2009-03-03 | 2014-04-22 | Altera Corporation | Implementing mixed-precision floating-point operations in a programmable integrated circuit device |
| US8468192B1 (en) | 2009-03-03 | 2013-06-18 | Altera Corporation | Implementing multipliers in a programmable integrated circuit device |
| US8886696B1 (en) | 2009-03-03 | 2014-11-11 | Altera Corporation | Digital signal processing circuitry with redundancy and ability to support larger multipliers |
| US8805916B2 (en) * | 2009-03-03 | 2014-08-12 | Altera Corporation | Digital signal processing circuitry with redundancy and bidirectional data paths |
| US8645449B1 (en) | 2009-03-03 | 2014-02-04 | Altera Corporation | Combined floating point adder and subtractor |
| US8549055B2 (en) | 2009-03-03 | 2013-10-01 | Altera Corporation | Modular digital signal processing circuitry with optionally usable, dedicated connections between modules of the circuitry |
| US8650236B1 (en) | 2009-08-04 | 2014-02-11 | Altera Corporation | High-rate interpolation or decimation filter in integrated circuit device |
| US8412756B1 (en) | 2009-09-11 | 2013-04-02 | Altera Corporation | Multi-operand floating point operations in a programmable integrated circuit device |
| US8396914B1 (en) | 2009-09-11 | 2013-03-12 | Altera Corporation | Matrix decomposition in an integrated circuit device |
| US8539016B1 (en) | 2010-02-09 | 2013-09-17 | Altera Corporation | QR decomposition in an integrated circuit device |
| US7948267B1 (en) | 2010-02-09 | 2011-05-24 | Altera Corporation | Efficient rounding circuits and methods in configurable integrated circuit devices |
| US8601044B2 (en) * | 2010-03-02 | 2013-12-03 | Altera Corporation | Discrete Fourier Transform in an integrated circuit device |
| US8458243B1 (en) | 2010-03-03 | 2013-06-04 | Altera Corporation | Digital signal processing circuit blocks with support for systolic finite-impulse-response digital filtering |
| US8484265B1 (en) | 2010-03-04 | 2013-07-09 | Altera Corporation | Angular range reduction in an integrated circuit device |
| US8510354B1 (en) | 2010-03-12 | 2013-08-13 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8364946B2 (en) * | 2010-03-22 | 2013-01-29 | Ishebabi Harold | Reconfigurable computing system and method of developing application for deployment on the same |
| US8539014B2 (en) * | 2010-03-25 | 2013-09-17 | Altera Corporation | Solving linear matrices in an integrated circuit device |
| US8589463B2 (en) | 2010-06-25 | 2013-11-19 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8577951B1 (en) | 2010-08-19 | 2013-11-05 | Altera Corporation | Matrix operations in an integrated circuit device |
| US8645451B2 (en) | 2011-03-10 | 2014-02-04 | Altera Corporation | Double-clocked specialized processing block in an integrated circuit device |
| US9600278B1 (en) | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
| US8812576B1 (en) | 2011-09-12 | 2014-08-19 | Altera Corporation | QR decomposition in an integrated circuit device |
| US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US8762443B1 (en) | 2011-11-15 | 2014-06-24 | Altera Corporation | Matrix operations in an integrated circuit device |
| US8543634B1 (en) | 2012-03-30 | 2013-09-24 | Altera Corporation | Specialized processing block for programmable integrated circuit device |
| US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
| US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
| US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
| US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
| US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
| US9379687B1 (en) | 2014-01-14 | 2016-06-28 | Altera Corporation | Pipelined systolic finite impulse response filter |
| JP6484957B2 (ja) * | 2014-08-25 | 2019-03-20 | サンケン電気株式会社 | 演算処理装置 |
| US9684488B2 (en) | 2015-03-26 | 2017-06-20 | Altera Corporation | Combined adder and pre-adder for high-radix multiplier circuit |
| US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
| DE102020210957A1 (de) * | 2020-08-31 | 2022-03-03 | Siemens Healthcare Gmbh | Auswerteeinheit für einen Röntgendetektor, Röntgendetektor, medizinische Bildgebungsvorrichtung und Verfahren zum Betreiben eines Röntgendetektors |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4061886A (en) | 1975-09-29 | 1977-12-06 | Mostek Corporation | Dual tone multiple frequency generator |
| DE2855151A1 (de) * | 1978-12-20 | 1980-07-10 | Siemens Ag | Digitaler hoertongenerator |
| AU540017B2 (en) | 1980-06-18 | 1984-10-25 | Telefonaktiebolaget Lm Ericsson (Publ) | Interpolative analog-to-digital converter for subscriber line audio processing circuit apparatus |
| GB2103039A (en) * | 1981-07-23 | 1983-02-09 | Int Standard Electric Corp | Electronic tone generator |
| US4460806A (en) * | 1982-05-13 | 1984-07-17 | At&T Bell Laboratories | Dual tone multifrequency and dial pulse receiver |
| EP0103437B1 (en) * | 1982-09-15 | 1986-08-13 | Plessey Overseas Limited | Improvements in or relating to digital electronic switching systems |
| US4530093A (en) * | 1983-07-05 | 1985-07-16 | International Standard Electric Corporation | PCM Telecommunications system for voice and data |
| US4535454A (en) * | 1983-09-15 | 1985-08-13 | At&T Information Systems Inc. | Multifrequency tone distribution using a conferencing arrangement |
| US4551721A (en) * | 1983-10-07 | 1985-11-05 | Honeywell Inc. | Method for initializing a token-passing local-area network |
| US4608685A (en) * | 1984-04-30 | 1986-08-26 | Northern Telecom Limited | Packet and circuit switched communications network |
| US4736362A (en) | 1985-07-26 | 1988-04-05 | Advanced Micro Devices, Inc. | Programmable data-routing multiplexer |
| US4641247A (en) | 1985-08-30 | 1987-02-03 | Advanced Micro Devices, Inc. | Bit-sliced, dual-bus design of integrated circuits |
-
1985
- 1985-08-30 US US06/771,339 patent/US4718057A/en not_active Expired - Lifetime
-
1986
- 1986-08-14 AT AT86306271T patent/ATE77526T1/de not_active IP Right Cessation
- 1986-08-14 EP EP86306271A patent/EP0216488B1/en not_active Expired
- 1986-08-14 DE DE8686306271T patent/DE3685706T2/de not_active Expired - Lifetime
- 1986-08-28 JP JP61203570A patent/JPH0652951B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4718057A (en) | 1988-01-05 |
| EP0216488B1 (en) | 1992-06-17 |
| EP0216488A3 (en) | 1988-10-05 |
| DE3685706T2 (de) | 1993-01-21 |
| JPS6253589A (ja) | 1987-03-09 |
| ATE77526T1 (de) | 1992-07-15 |
| DE3685706D1 (de) | 1992-07-23 |
| EP0216488A2 (en) | 1987-04-01 |
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Legal Events
| Date | Code | Title | Description |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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|
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