JP6484957B2 - 演算処理装置 - Google Patents
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Description
1)DIV Rm,Rn (ACC=Rn/Rm)の場合
Rm=定数,Rn=定数の場合には、Rn/Rmの結果自体を定数として持てば演算は必要ない。Rm=定数,Rn=変数の場合には、Rmの逆数を定数として持てば乗算に置き換えることができる。Rm=変数,Rn=変数の場合には、演算は必要である。
2)MUL,Rm,Rn (ACC=Rm×Rn)及びMAC Rm,Rn(ACC+=Rm×Rn)の場合
Rm=定数,Rn=定数の場合には、Rn/Rmの結果自体を定数として持てば演算は必要ない。Rm=定数,Rn=変数又はRm=変数,Rn=定数の場合には、演算は必要である。
PC プログラムカウンタ
VRF 可変レジスタファイル
CRF 定数レジスタファイル
R0〜R15 可変レジスタ
C0〜C7 定数レジスタ
DSP0 デジタル・シグナル・プロセッサ
CU コントロールユニット
CR コントロールレジスタ
EU 演算器群EU
DIV 除算器
MUL 乗算器
ALU 演算ユニット
ACC アキュムレータ
SFT バレルシフタ
10 フェッチユニット
20 デコーダ
30 演算ユニット
40 マッピング情報部
SL,SL1,SL2 セレクタ
Claims (2)
- プログラムを実行中の命令の位置を示すプログラムカウンタと、
前記プログラムを命令の列として格納するプログラムメモリと、
前記プログラムメモリから読み出された前記プログラムカウンタが示す位置の命令を解釈するデコーダと、
前記プログラム実行中で使用される演算数、被演算数及び変数を格納する複数の可変レジスタと、
定数データを格納する複数の定数レジスタと、
前記複数の可変レジスタの代わりに前記複数の定数レジスタを参照するか否かを選択する選択情報を格納する選択情報格納部と、
前記選択情報がある場合に前記複数の定数レジスタを選択し前記選択情報がない場合に前記複数の可変レジスタを選択することにより被演算数を出力する選択部と、
前記デコーダで解釈されたデコード結果に基づき前記複数の可変レジスタからの演算数と前記選択部からの被演算数とを用いて演算を行う演算ユニットと、
を備えることを特徴とする演算処理装置。 - 前記複数の可変レジスタは、第1の複数の可変レジスタと第2の複数の可変レジスタからなり、前記第1の複数の可変レジスタ及び前記第2の複数の可変レジスタのそれぞれは、前記複数の定数レジスタと同数からなり、
前記選択情報は、前記第1の複数の可変レジスタ又は前記第2の複数の可変レジスタを選択する第1選択情報と、選択された複数の可変レジスタの代わりに前記複数の定数レジスタを参照するか否かを選択する第2選択情報とを有することを特徴とする請求項1記載の演算処理装置。
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JP2014170335A JP6484957B2 (ja) | 2014-08-25 | 2014-08-25 | 演算処理装置 |
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Publications (2)
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JP2016045761A JP2016045761A (ja) | 2016-04-04 |
JP6484957B2 true JP6484957B2 (ja) | 2019-03-20 |
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Family Applications (1)
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