JP6372250B2 - 演算処理装置 - Google Patents
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Description
(実施例の特徴的な構成)
次に、実施例の演算処理装置の特徴的な構成を説明する。命令長は、プログラムの互換性を維持可能とするために、16ビットとする。データメモリDMは、定数データとアドレスとを対応付けて格納する。実施例では、データメモリDMをプログラムメモリPMとは独立して設けたが、プログラムメモリPMとデータメモリDMとを共有化してそこにプログラムと定数データを格納してもよい。
PC プログラムカウンタ
DM データメモリ
RF レジスタファイル
LDADR ロードアドレスポインタ
R0〜R15 レジスタ
DSP0 デジタル・シグナル・プロセッサ
CU コントロールユニット
CR コントロールレジスタ
EU 演算器群EU
DIV 除算器
MUL 乗算器
ALU 演算ユニット
ACC アキュムレータ
SFT バレルシフタ
10 フェッチユニット
20 デコーダ
30 演算ユニット
40 ロードユニット
Claims (3)
- 実行中のプログラムにおける命令の位置を示すプログラムカウンタと、
前記プログラムを命令の列として格納するプログラムメモリと、
前記プログラム実行中で使用される被演算数、演算数及び変数を格納する複数のレジスタと、
前記プログラムメモリから読み出された前記プログラムカウンタが示す位置の命令を解釈するデコーダと、
前記デコーダで解釈されたデコード結果に基づき前記複数のレジスタからの被演算数、演算数を用いて演算を行う演算ユニットと、
アドレスに対応付けて定数データを格納するデータメモリと、
前記定数データが格納されているアドレスを示すロードデータアドレスポインタを有し、前記デコーダからのロード命令のオペランドで指定するアドレスに対応する定数データを前記データメモリからロードして前記複数のレジスタの内の特定のレジスタに格納させ、前記ロードデータアドレスポインタのアドレスを更新するロードユニットと、
を備えることを特徴とする演算処理装置。 - 前記ロードユニットは、前記特定のレジスタが演算命令により参照されたとき、前記ロードアドレスポインタが示すアドレスに対応する定数データを前記データメモリからロードして前記特定のレジスタに格納させ、前記ロードデータアドレスポインタのアドレスを更新することを特徴とする請求項1記載の演算処理装置。
- 同じメモリを、前記プログラムメモリとしても、前記データメモリとしても用いることを特徴とする請求項1又は請求項2記載の演算処理装置。
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