JPH0652698A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0652698A JPH0652698A JP20284192A JP20284192A JPH0652698A JP H0652698 A JPH0652698 A JP H0652698A JP 20284192 A JP20284192 A JP 20284192A JP 20284192 A JP20284192 A JP 20284192A JP H0652698 A JPH0652698 A JP H0652698A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- circuit
- data
- matrix
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 マトリックスメモリ回路の列方向の選択のみ
でデータ読み出しを可能にしてアクセス時間の短縮を図
ることができる半導体メモリ装置を提供する。 【構成】 マトリックスメモリ回路２の行方向にデータ
ビットを記憶する半導体メモリ素子Ｍ０，Ｍ１──と誤
り検出冗長ビット又は誤り検出訂正冗長ビットを記憶す
る半導体メモリ素子Ｒ１，Ｒ２を配列して，列方向デコ
ーダ（Ｘデコーダ３）により所要のメモリ素子列を選択
することにより，選択された列の行方向の記憶内容が一
括してラッチ回路に読み出される。従って，データ読み
出しのためのアクセスは列方向の選択だけとなり，アク
セス時間は短縮される。又，ラッチ回路４に引き出され
たデータは誤り訂正回路５にシリアル出力されて，デー
タの誤りが検出訂正される。
でデータ読み出しを可能にしてアクセス時間の短縮を図
ることができる半導体メモリ装置を提供する。 【構成】 マトリックスメモリ回路２の行方向にデータ
ビットを記憶する半導体メモリ素子Ｍ０，Ｍ１──と誤
り検出冗長ビット又は誤り検出訂正冗長ビットを記憶す
る半導体メモリ素子Ｒ１，Ｒ２を配列して，列方向デコ
ーダ（Ｘデコーダ３）により所要のメモリ素子列を選択
することにより，選択された列の行方向の記憶内容が一
括してラッチ回路に読み出される。従って，データ読み
出しのためのアクセスは列方向の選択だけとなり，アク
セス時間は短縮される。又，ラッチ回路４に引き出され
たデータは誤り訂正回路５にシリアル出力されて，デー
タの誤りが検出訂正される。
Description
【０００１】
【産業上の利用分野】本発明は，半導体メモリ素子をマ
トリックス配列してなる半導体メモリ装置に関する。
トリックス配列してなる半導体メモリ装置に関する。
【０００２】
【従来の技術】従来の半導体メモリ装置の基本的な構成
を図３に示す。同図に示されるように，半導体メモリ素
子Ｍ０，Ｍ１，Ｍ２──をマトリックス配列したマトリ
ックス回路２２と，アドレス線Ａ０〜Ａ２及びＡ３〜Ａ
４から入力されるアドレス信号に基づいて指定されたメ
モリ素子を選択する行方向選択のＸデコーダ２０及び列
方向選択のＹデコーダ２１と，選択されたメモリ素子か
らのデータを出力する出力回路２３とを具備して構成さ
れている。上記構成において，アドレス信号Ａ０〜Ａ２
が入力されるＸデコーダ２０によりマトリックス回路２
２の行方向ｘ０〜ｘ７が選択され，アドレス信号Ａ３〜
Ａ４が入力されるＹデコーダ２１によりマトリックス回
路２２の列方向ｙ０〜ｙ３が選択されて，Ｘデコーダ２
０とＹデコーダ２１とにより選択された交点のメモリ素
子に記憶されたデータが読み出される。
を図３に示す。同図に示されるように，半導体メモリ素
子Ｍ０，Ｍ１，Ｍ２──をマトリックス配列したマトリ
ックス回路２２と，アドレス線Ａ０〜Ａ２及びＡ３〜Ａ
４から入力されるアドレス信号に基づいて指定されたメ
モリ素子を選択する行方向選択のＸデコーダ２０及び列
方向選択のＹデコーダ２１と，選択されたメモリ素子か
らのデータを出力する出力回路２３とを具備して構成さ
れている。上記構成において，アドレス信号Ａ０〜Ａ２
が入力されるＸデコーダ２０によりマトリックス回路２
２の行方向ｘ０〜ｘ７が選択され，アドレス信号Ａ３〜
Ａ４が入力されるＹデコーダ２１によりマトリックス回
路２２の列方向ｙ０〜ｙ３が選択されて，Ｘデコーダ２
０とＹデコーダ２１とにより選択された交点のメモリ素
子に記憶されたデータが読み出される。
【０００３】
【発明が解決しようとする課題】上記従来の半導体メモ
リ装置において，データの読み出しを行う場合，Ｘデコ
ーダによって選択された列方向に対して，Ｙデコーダに
よって行方向に配列されたメモリ素子の数だけ何回もア
クセスしなければならないため，アクセス時間の無駄が
生じる問題点があった。本発明は上記問題点に鑑み創案
されたもので，列方向の選択のみでデータ読み出しを可
能にしてアクセス時間の短縮を図ることができる半導体
メモリ装置を提供することを目的とする。
リ装置において，データの読み出しを行う場合，Ｘデコ
ーダによって選択された列方向に対して，Ｙデコーダに
よって行方向に配列されたメモリ素子の数だけ何回もア
クセスしなければならないため，アクセス時間の無駄が
生じる問題点があった。本発明は上記問題点に鑑み創案
されたもので，列方向の選択のみでデータ読み出しを可
能にしてアクセス時間の短縮を図ることができる半導体
メモリ装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に本発明が採用する手段は，データビットを記憶する半
導体メモリ素子をマトリックス配列すると共に，マトリ
ックス配列の行方向に誤り検出冗長ビット又は誤り検出
訂正冗長ビットを記憶する半導体メモリ素子を配列した
マトリックスメモリ回路を具備してなる半導体メモリ装
置において，前記マトリックスメモリ回路から行選択デ
コーダにより選択された行方向のメモリ素子の記憶内容
を一括して読み出しシリアル出力するラッチ回路を具備
してなることを特徴とする半導体メモリ装置として構成
される。
に本発明が採用する手段は，データビットを記憶する半
導体メモリ素子をマトリックス配列すると共に，マトリ
ックス配列の行方向に誤り検出冗長ビット又は誤り検出
訂正冗長ビットを記憶する半導体メモリ素子を配列した
マトリックスメモリ回路を具備してなる半導体メモリ装
置において，前記マトリックスメモリ回路から行選択デ
コーダにより選択された行方向のメモリ素子の記憶内容
を一括して読み出しシリアル出力するラッチ回路を具備
してなることを特徴とする半導体メモリ装置として構成
される。
【０００５】
【作用】本発明によれば，マトリックスメモリ回路の行
方向にデータビットを記憶する半導体メモリ素子と誤り
検出冗長ビット又は誤り検出訂正冗長ビットを記憶する
半導体メモリ素子とを配列して，行方向デコーダにより
所要のメモリ素子列を選択することにより，選択された
行方向の記憶内容が一括してラッチ回路に読み出され
る。従って，データ読み出しのためのアクセスは，列方
向の選択だけとなり，アクセス時間は短縮される。
方向にデータビットを記憶する半導体メモリ素子と誤り
検出冗長ビット又は誤り検出訂正冗長ビットを記憶する
半導体メモリ素子とを配列して，行方向デコーダにより
所要のメモリ素子列を選択することにより，選択された
行方向の記憶内容が一括してラッチ回路に読み出され
る。従って，データ読み出しのためのアクセスは，列方
向の選択だけとなり，アクセス時間は短縮される。
【０００６】
【実施例】以下，添付図面を参照して本発明を具体化し
た実施例につき説明し，本発明の理解に供する。尚，以
下の実施例は本発明を具体化した一例であって，本発明
の技術的範囲を限定するものではない。ここに，図１は
本実施例に係る半導体メモリ装置の構成を示すブロック
回路図，図２は実施例に係るラッチ回路の構成を示す回
路図である。図１において，半導体メモリ装置１は，デ
ータビットを記憶する半導体メモリ素子Ｍ０〜Ｍ３と誤
り検出訂正冗長ビットを記憶する半導体メモリ素子Ｒ
１，Ｒ２とを行方向（Ｙ軸方向）に配列すると共に，こ
の半導体メモリ素子Ｍ０〜Ｍ３，Ｒ１，Ｒ２の行方向配
列を列方向（Ｘ軸方向）に配置してマトリックスメモリ
回路２が構成されている。マトリックスメモリ回路２の
列方向線路ｘ０〜ｘ７はＸデコーダ３に接続され，行方
向線路ｙ０〜ｙ３及びｒ１，ｒ２はラッチ回路４に接続
され，ラッチ回路４は誤り訂正回路５に接続されて出力
回路を形成している。上記構成において，Ｘデコーダ３
に入力されるアドレス信号Ａ０〜Ａ２を受けて，列方向
線路ｘ０〜ｘ７のひとつが選択される。例えば，ｘ０が
選択されると，これに接続されているメモリ素子Ｍ０〜
Ｍ３及びＲ１，Ｒ２が選択され，選択された各メモリ素
子に接続された行方向線路ｙ０〜ｙ３及びｒ１，ｒ２に
出力されるデータはラッチ回路４に一括して入力される
ので，従来のデータ読み出しのように，行方向に指定し
たｘ０について列方向のｙ０，ｙ１，ｙ２，ｙ３，ｒ
１，ｒ２について逐一アクセスする必要がなく，アクセ
ス時間の短縮が図られる。図２は上記マトリックスメモ
リ回路２に対応する６ビットのラッチ回路４を示し，電
源電圧をＨ，グランド電圧をＬとすると，このラッチ回
路４では，ＳＥＬ信号がＬのときはＣＬＫの立ち上がり
エッジでｙ０〜ｙ３及びｒ１，ｒ２からデータを一括し
て取り込み，ＳＥＬ信号がＨのときにはシフトレジスタ
となる。従って，ラッチした６ビットのデータをＣＬＫ
信号の立ち上がりエッジ毎にシリアルなデータとして１
ビットづつ誤り訂正回路５に出力する。誤り訂正回路５
では，データビットに付加された誤り検出訂正ビットに
より誤り検出訂正を行ってデータ出力するので，信頼性
の高いデータ読み出しが実施できる。
た実施例につき説明し，本発明の理解に供する。尚，以
下の実施例は本発明を具体化した一例であって，本発明
の技術的範囲を限定するものではない。ここに，図１は
本実施例に係る半導体メモリ装置の構成を示すブロック
回路図，図２は実施例に係るラッチ回路の構成を示す回
路図である。図１において，半導体メモリ装置１は，デ
ータビットを記憶する半導体メモリ素子Ｍ０〜Ｍ３と誤
り検出訂正冗長ビットを記憶する半導体メモリ素子Ｒ
１，Ｒ２とを行方向（Ｙ軸方向）に配列すると共に，こ
の半導体メモリ素子Ｍ０〜Ｍ３，Ｒ１，Ｒ２の行方向配
列を列方向（Ｘ軸方向）に配置してマトリックスメモリ
回路２が構成されている。マトリックスメモリ回路２の
列方向線路ｘ０〜ｘ７はＸデコーダ３に接続され，行方
向線路ｙ０〜ｙ３及びｒ１，ｒ２はラッチ回路４に接続
され，ラッチ回路４は誤り訂正回路５に接続されて出力
回路を形成している。上記構成において，Ｘデコーダ３
に入力されるアドレス信号Ａ０〜Ａ２を受けて，列方向
線路ｘ０〜ｘ７のひとつが選択される。例えば，ｘ０が
選択されると，これに接続されているメモリ素子Ｍ０〜
Ｍ３及びＲ１，Ｒ２が選択され，選択された各メモリ素
子に接続された行方向線路ｙ０〜ｙ３及びｒ１，ｒ２に
出力されるデータはラッチ回路４に一括して入力される
ので，従来のデータ読み出しのように，行方向に指定し
たｘ０について列方向のｙ０，ｙ１，ｙ２，ｙ３，ｒ
１，ｒ２について逐一アクセスする必要がなく，アクセ
ス時間の短縮が図られる。図２は上記マトリックスメモ
リ回路２に対応する６ビットのラッチ回路４を示し，電
源電圧をＨ，グランド電圧をＬとすると，このラッチ回
路４では，ＳＥＬ信号がＬのときはＣＬＫの立ち上がり
エッジでｙ０〜ｙ３及びｒ１，ｒ２からデータを一括し
て取り込み，ＳＥＬ信号がＨのときにはシフトレジスタ
となる。従って，ラッチした６ビットのデータをＣＬＫ
信号の立ち上がりエッジ毎にシリアルなデータとして１
ビットづつ誤り訂正回路５に出力する。誤り訂正回路５
では，データビットに付加された誤り検出訂正ビットに
より誤り検出訂正を行ってデータ出力するので，信頼性
の高いデータ読み出しが実施できる。
【０００７】
【発明の効果】以上の説明の通り本発明によれば，マト
リックスメモリ回路の行方向にデータビットを記憶する
半導体メモリ素子と誤り検出冗長ビット又は誤り検出訂
正冗長ビットを記憶する半導体メモリ素子を配列して，
行方向デコーダにより所要のメモリ素子列を選択するこ
とにより，選択された行方向の記憶内容が一括してラッ
チ回路に読み出される。従って，データ読み出しのため
のアクセスは，列方向の選択だけとなり，アクセス時間
を短縮することができる半導体メモリ装置を提供するこ
とができる。
リックスメモリ回路の行方向にデータビットを記憶する
半導体メモリ素子と誤り検出冗長ビット又は誤り検出訂
正冗長ビットを記憶する半導体メモリ素子を配列して，
行方向デコーダにより所要のメモリ素子列を選択するこ
とにより，選択された行方向の記憶内容が一括してラッ
チ回路に読み出される。従って，データ読み出しのため
のアクセスは，列方向の選択だけとなり，アクセス時間
を短縮することができる半導体メモリ装置を提供するこ
とができる。
【図面の簡単な説明】
【図１】 本発明の実施例に係る半導体メモリ装置の構
成を示す回路図。
成を示す回路図。
【図２】 実施例に係るラッチ回路の構成を示す回路
図。
図。
【図３】 従来例に係る半導体メモリ装置の構成を示す
回路図。
回路図。
１──半導体メモリ装置 ２──マトリックスメモリ回路 ３──Ｘデコーダ（列方向デコーダ） ４──ラッチ回路
Claims (1)
- 【請求項１】 データビットを記憶する半導体メモリ素
子をマトリックス配列すると共に，マトリックス配列の
行方向に誤り検出冗長ビット又は誤り検出訂正冗長ビッ
トを記憶する半導体メモリ素子を配列したマトリックス
メモリ回路を具備してなる半導体メモリ装置において，
前記マトリックスメモリ回路から行選択デコーダにより
選択された行方向のメモリ素子の記憶内容を一括して読
み出しシリアル出力するラッチ回路を具備してなること
を特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284192A JPH0652698A (ja) | 1992-07-30 | 1992-07-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284192A JPH0652698A (ja) | 1992-07-30 | 1992-07-30 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652698A true JPH0652698A (ja) | 1994-02-25 |
Family
ID=16464081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20284192A Pending JPH0652698A (ja) | 1992-07-30 | 1992-07-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7783941B2 (en) | 2004-09-06 | 2010-08-24 | Samsung Electronics Co., Ltd. | Memory devices with error detection using read/write comparisons |
| JP2011170927A (ja) * | 2010-02-19 | 2011-09-01 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-07-30 JP JP20284192A patent/JPH0652698A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7783941B2 (en) | 2004-09-06 | 2010-08-24 | Samsung Electronics Co., Ltd. | Memory devices with error detection using read/write comparisons |
| JP2011170927A (ja) * | 2010-02-19 | 2011-09-01 | Toshiba Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6327175B1 (en) | Method and apparatus for controlling a memory array with a programmable register | |
| KR920000083A (ko) | 온-칩 ecc 및 최적화된 비트 및 워드 여유도를 갖는 dram | |
| JPS6273500A (ja) | 半導体記憶装置 | |
| JPH0668700A (ja) | 半導体メモリ装置 | |
| JP4024582B2 (ja) | 多機能直列入力／出力回路 | |
| US4326290A (en) | Means and methods for monitoring the storage states of a memory and other storage devices in a digital data processor | |
| JPH06318400A (ja) | 半導体メモリの試験回路 | |
| JP2669303B2 (ja) | ビットエラー訂正機能付き半導体メモリ | |
| US6216248B1 (en) | Integrated memory | |
| KR20040047612A (ko) | 반도체 기억 장치의 테스트 방법 및 반도체 기억 장치의테스트 회로 | |
| KR950014551B1 (ko) | 반도체기억장치 및 그 출력제어방법 | |
| JPH0652698A (ja) | 半導体メモリ装置 | |
| US7020029B2 (en) | Semiconductor memory device for preventing skew and timing error of output data | |
| KR100789198B1 (ko) | 반도체 메모리의 동작 제어 방법 및 반도체 메모리 | |
| JP2008165879A (ja) | 半導体記憶装置 | |
| JP2501204B2 (ja) | 半導体メモリ | |
| JPH1092194A (ja) | メモリテスト回路 | |
| JP2708232B2 (ja) | 半導体記憶装置 | |
| JP3654013B2 (ja) | 半導体装置及びそのテスト方法 | |
| JPH05182492A (ja) | 誤り訂正可能な半導体記憶装置 | |
| JP3580266B2 (ja) | 半導体記憶装置 | |
| JP2581057B2 (ja) | 評価用マイクロコンピユ−タ | |
| JPH0676599A (ja) | 半導体記憶装置 | |
| JPH05189975A (ja) | ランダムアクセスメモリ | |
| JPH05180907A (ja) | アドレス線選択回路 |