JPH0648878Y2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0648878Y2 JPH0648878Y2 JP1989139117U JP13911789U JPH0648878Y2 JP H0648878 Y2 JPH0648878 Y2 JP H0648878Y2 JP 1989139117 U JP1989139117 U JP 1989139117U JP 13911789 U JP13911789 U JP 13911789U JP H0648878 Y2 JPH0648878 Y2 JP H0648878Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- insulating layer
- gate electrode
- metal base
- base plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、半導体装置に関し、特に回路基板上にゲート
電極を有する半導体素子が搭載された半導体装置に係
る。
電極を有する半導体素子が搭載された半導体装置に係
る。
〈従来技術〉 半導体装置として、制御素子と電力素子を組み合わせて
回路基板上に形成したソリツドステートリレーを例に挙
げて説明する。
回路基板上に形成したソリツドステートリレーを例に挙
げて説明する。
一般的に、ソリツドステートリレーは、第６図の如く、
金属ベース板41上に絶縁層42を積層し、さらにその上に
導電体（回路パターン）43を固着して形成された回路基
板44を備えている。なお、該回路基板44の上には、ヒー
トスプレツター上にゲート電極を有する半導体素子（ト
ライアツク）が搭載されてなる電力素子や、制御素子、
抵抗、コンデンサ等が搭載（半田付け）され、これらを
組み合わせてリレー回路を形成している。
金属ベース板41上に絶縁層42を積層し、さらにその上に
導電体（回路パターン）43を固着して形成された回路基
板44を備えている。なお、該回路基板44の上には、ヒー
トスプレツター上にゲート電極を有する半導体素子（ト
ライアツク）が搭載されてなる電力素子や、制御素子、
抵抗、コンデンサ等が搭載（半田付け）され、これらを
組み合わせてリレー回路を形成している。
〈考案が解決しようとする課題〉 上記のソリツドステートリレーが制御用部品として機器
に組込まれる際、装置本体は、その部品の放熱効果を考
慮して機器本体の金属製の筐体あるいは放熱フイン（図
示せず）にねじ締め等の方法で固定される。そして、こ
の筐体等は普通接地される様になつている。
に組込まれる際、装置本体は、その部品の放熱効果を考
慮して機器本体の金属製の筐体あるいは放熱フイン（図
示せず）にねじ締め等の方法で固定される。そして、こ
の筐体等は普通接地される様になつている。
したがつて、第６図の如く、ソリツドステートリレーの
回路基板44の金属ベース板41自体も接地されることにな
る。
回路基板44の金属ベース板41自体も接地されることにな
る。
一方、回路基板44の絶縁層42は、誘電体であるエポキシ
樹脂等でできており、しかも、絶縁層42は、第６図の如
く、金属ベース板41と回路パターン43との熱伝導性を良
好にするため、その厚さ寸法ｄが80μｍ程度に薄く設定
されている。
樹脂等でできており、しかも、絶縁層42は、第６図の如
く、金属ベース板41と回路パターン43との熱伝導性を良
好にするため、その厚さ寸法ｄが80μｍ程度に薄く設定
されている。
したがつて、実質的には金属ベース板41から回路パター
ン43にかけて静電容量が蓄積され、絶縁層42を挟んでい
くつもの微小コンデンサＣが形成されることになる。
ン43にかけて静電容量が蓄積され、絶縁層42を挟んでい
くつもの微小コンデンサＣが形成されることになる。
ところで、機器が動作する際、ソリツドステートリレー
は、その出力端子に、例えばソレノイド等の受動素子
（負荷）が接続され、入力側のON/OFF信号によつてトラ
イアツクのゲート電極に所定の信号を入力させ出力側を
所定通りON/OFFさせている。
は、その出力端子に、例えばソレノイド等の受動素子
（負荷）が接続され、入力側のON/OFF信号によつてトラ
イアツクのゲート電極に所定の信号を入力させ出力側を
所定通りON/OFFさせている。
このとき、なんらかの理由により、出力端子の負荷ライ
ンに、接地レベルに対してあるレベル以上の高電位ノイ
ズが重畳すると、このノイズが、トライアツクのゲート
電極への回路パターン43の下に形成されたコンデンサＣ
を介して、トライアツクの制御入力端子であるゲート電
極に入り、異常にトライアツクをON/OFF動作させること
がある。
ンに、接地レベルに対してあるレベル以上の高電位ノイ
ズが重畳すると、このノイズが、トライアツクのゲート
電極への回路パターン43の下に形成されたコンデンサＣ
を介して、トライアツクの制御入力端子であるゲート電
極に入り、異常にトライアツクをON/OFF動作させること
がある。
本考案は、上記課題に鑑み、金属ベース絶縁回路基板に
実質的に形成されるコンデンサの静電容量を小さくし、
外部ノイズに対する耐量を向上させ、ゲート電極を有す
る半導体素子の異常動作を防止し得る半導体装置の提供
を目的とする。
実質的に形成されるコンデンサの静電容量を小さくし、
外部ノイズに対する耐量を向上させ、ゲート電極を有す
る半導体素子の異常動作を防止し得る半導体装置の提供
を目的とする。
〈課題を解決するための手段〉 本考案による課題解決手段は、第１図ないし第５図の如
く、回路基板１上に、ゲート電極３を有する半導体素子
４、制御素子６等が搭載された半導体装置であつて、前
記回路基板１は、金属ベース板７と、該金属ベース板７
上に積層された絶縁層８と、該絶縁層８上に固着形成さ
れ前記半導体素子４等が搭載される導電体９とから構成
され、前記半導体素子４のゲート電極３が接続された導
電体９直下の絶縁層８の厚さ寸法が、その他の部分の厚
さ寸法に比べて大とされたものである。
く、回路基板１上に、ゲート電極３を有する半導体素子
４、制御素子６等が搭載された半導体装置であつて、前
記回路基板１は、金属ベース板７と、該金属ベース板７
上に積層された絶縁層８と、該絶縁層８上に固着形成さ
れ前記半導体素子４等が搭載される導電体９とから構成
され、前記半導体素子４のゲート電極３が接続された導
電体９直下の絶縁層８の厚さ寸法が、その他の部分の厚
さ寸法に比べて大とされたものである。
〈作用〉 上記課題解決手段において、制御用部品として所望の回
路動作を行う際、回路基板１の導電体９と金属ベース板
７との間に、絶縁層８を誘電体とする実質上のコンデン
サが形成される。
路動作を行う際、回路基板１の導電体９と金属ベース板
７との間に、絶縁層８を誘電体とする実質上のコンデン
サが形成される。
このとき、何らかの要因で外部から出力端子の負荷ライ
ンに、接地レベルに対してあるレベル以上の高電位ノイ
ズが重畳すると、該電位ノイズは、回路基板１に実質上
形成されたコンデンを介して半導体素子４のゲート電極
３に侵入しようとする。
ンに、接地レベルに対してあるレベル以上の高電位ノイ
ズが重畳すると、該電位ノイズは、回路基板１に実質上
形成されたコンデンを介して半導体素子４のゲート電極
３に侵入しようとする。
しかし、半導体素子４のゲート電極３が接続された導電
体９直下の絶縁層８の厚さ寸法が、その他の部分の厚さ
寸法に比べて大とされているので、実質上のコンデンサ
の静電容量が小さくなり、あるレベル以上の高電位ノイ
ズが重畳しても、このノイズ信号が寄生コンデンサを介
して半導体素子４のゲート電極３に侵入するのを防止す
ることができる。
体９直下の絶縁層８の厚さ寸法が、その他の部分の厚さ
寸法に比べて大とされているので、実質上のコンデンサ
の静電容量が小さくなり、あるレベル以上の高電位ノイ
ズが重畳しても、このノイズ信号が寄生コンデンサを介
して半導体素子４のゲート電極３に侵入するのを防止す
ることができる。
したがつて、ノイズ耐量の向上が図れ、半導体素子４の
ノイズ侵入による誤動作を防止することができる。
ノイズ侵入による誤動作を防止することができる。
〈実施例〉 以下、本考案の一実施例を第１図ないし第５図に基づき
説明する。
説明する。
第１図は本考案の一実施例を示す半導体装置の回路基板
の断面図、第２図は半導体装置が機器に組み込まれる際
の接続状態を示す図、第３図は半導体装置の回路構成
図、第４図は半導体装置の断面図、第５図は回路基板に
半導体素子等を搭載した状態を示す平面図である。
の断面図、第２図は半導体装置が機器に組み込まれる際
の接続状態を示す図、第３図は半導体装置の回路構成
図、第４図は半導体装置の断面図、第５図は回路基板に
半導体素子等を搭載した状態を示す平面図である。
図示の如く、本考案の半導体装置は、電力制御用ソリツ
ドステートリレーに使用されるもので、金属ベース絶縁
回路基板１上に、ヒートスプレツダー２とゲート電極３
を有する半導体素子（トライアツク）４とから成る電力
素子５、および制御素子６等が搭載されている。
ドステートリレーに使用されるもので、金属ベース絶縁
回路基板１上に、ヒートスプレツダー２とゲート電極３
を有する半導体素子（トライアツク）４とから成る電力
素子５、および制御素子６等が搭載されている。
前記回路基板１は、金属ベース板７と、該金属ベース板
７上に積層された絶縁層８と、該絶縁層８上に固着形成
される前記電力素子５および制御素子６等が搭載される
導電体（回路パターン）９とから構成される。
７上に積層された絶縁層８と、該絶縁層８上に固着形成
される前記電力素子５および制御素子６等が搭載される
導電体（回路パターン）９とから構成される。
前記トライアツク４は、そのゲート電極３がボンデイン
グワイヤー10を介して回路パターン９のランド部11,12
に接続されるが、このランド部11,12直下の絶縁層８の
厚さ寸法が、その他の部分の厚さ寸法に比べて大とされ
ている。
グワイヤー10を介して回路パターン９のランド部11,12
に接続されるが、このランド部11,12直下の絶縁層８の
厚さ寸法が、その他の部分の厚さ寸法に比べて大とされ
ている。
前記電力素子５は、第4,5図の如く、ゲート式トライア
ツク４がヒートスプレツダ２上にダイボンドされて成
る。
ツク４がヒートスプレツダ２上にダイボンドされて成
る。
前記制御素子６は、第３図の如く、ダイオード15および
ダイアツク16から成り、トライアツク４の入力信号を制
御する機能を有している。
ダイアツク16から成り、トライアツク４の入力信号を制
御する機能を有している。
前記金属ベース板７は、ニツケルめつきされた鉄または
銅製の放熱用金属板で、第４図の如く、外枠17の下部に
装着されており、外枠17は、第２図の如く、筐体18にね
じ締め等の方法（図示せず）で固定されている。そし
て、該金属ベース板７は、筐体18が接地されることによ
りその電位がグランドレベルに設定される。該金属ベー
ス板７のランド部11,12に対応する部分には、第1,5図の
如く、エツチング法あるいはレジスト法により凹部19が
形成されており、その深さ寸法ｅは約80μｍに設定され
ている。
銅製の放熱用金属板で、第４図の如く、外枠17の下部に
装着されており、外枠17は、第２図の如く、筐体18にね
じ締め等の方法（図示せず）で固定されている。そし
て、該金属ベース板７は、筐体18が接地されることによ
りその電位がグランドレベルに設定される。該金属ベー
ス板７のランド部11,12に対応する部分には、第1,5図の
如く、エツチング法あるいはレジスト法により凹部19が
形成されており、その深さ寸法ｅは約80μｍに設定され
ている。
前記絶縁層８は、高発熱部である電力素子５からの熱を
効率よく金属ベース板７へ放熱するため、エポキシ系高
熱伝導材料を使用している。そして、該絶縁層８は、そ
のランド部11,12以外の部分の厚さ寸法ｄを放熱性を良
くするため約80μｍとし、前記金属ベース板６の凹部19
を埋め込むように金属ベース板７上に塗布されている。
ここで、ランド部11,12以外の部分の厚さ寸法ｄ、金属
ベース板７の凹部19の深さ寸法をｅとすると、ランド部
11,12の絶縁層の厚さ寸法は、 ｄ＋ｅ＝160μｍ に設定されることになる。これにより、回路基板１の回
路パターン９と金属ベース板７との間に絶縁層８を誘電
体として形成される実質上のコンデンサＣの静電容量が
小とされ、外部ノイズに対する耐量を向上させて回路へ
の影響を少なくすることが可能となる。
効率よく金属ベース板７へ放熱するため、エポキシ系高
熱伝導材料を使用している。そして、該絶縁層８は、そ
のランド部11,12以外の部分の厚さ寸法ｄを放熱性を良
くするため約80μｍとし、前記金属ベース板６の凹部19
を埋め込むように金属ベース板７上に塗布されている。
ここで、ランド部11,12以外の部分の厚さ寸法ｄ、金属
ベース板７の凹部19の深さ寸法をｅとすると、ランド部
11,12の絶縁層の厚さ寸法は、 ｄ＋ｅ＝160μｍ に設定されることになる。これにより、回路基板１の回
路パターン９と金属ベース板７との間に絶縁層８を誘電
体として形成される実質上のコンデンサＣの静電容量が
小とされ、外部ノイズに対する耐量を向上させて回路へ
の影響を少なくすることが可能となる。
前記回路パターン９は、第５図の如く、絶縁層８の片面
上に回路設計に基づき電解銅箔等の導電性材料をめつき
レジストあるいはエツチングレジストにより薄膜形成し
て固着されている。該回路パターン９は、第４図の如
く、電力素子５のヒートスプレツダ２が搭載される電力
素子用ランド部21と、トライアツク４のゲート電極３が
ボンデイングワイヤー10を介して接続されると共に制御
素子６の端子22が搭載されるランド部11と、制御素子６
の端子23が搭載されるランド部12と、トライアツク４の
出力電極がボンデイングワイヤー10aを介して接続され
る出力ランド部24と、その他の電子部品が搭載される電
子部品用ランド部25とから成る。
上に回路設計に基づき電解銅箔等の導電性材料をめつき
レジストあるいはエツチングレジストにより薄膜形成し
て固着されている。該回路パターン９は、第４図の如
く、電力素子５のヒートスプレツダ２が搭載される電力
素子用ランド部21と、トライアツク４のゲート電極３が
ボンデイングワイヤー10を介して接続されると共に制御
素子６の端子22が搭載されるランド部11と、制御素子６
の端子23が搭載されるランド部12と、トライアツク４の
出力電極がボンデイングワイヤー10aを介して接続され
る出力ランド部24と、その他の電子部品が搭載される電
子部品用ランド部25とから成る。
なお、上記ソリツドステートリレーＸの出力端子28は、
第２図の如く、例えば100Vの交流電源29およびソレノイ
ド等の受動素子（負荷）30に接続され、制御用部品とし
て所望の継電動作を行うものである。また、第４図中、
31は抵抗、32はコンデンサ、33は入力端子、34は回路保
護用の封止樹脂を示している。
第２図の如く、例えば100Vの交流電源29およびソレノイ
ド等の受動素子（負荷）30に接続され、制御用部品とし
て所望の継電動作を行うものである。また、第４図中、
31は抵抗、32はコンデンサ、33は入力端子、34は回路保
護用の封止樹脂を示している。
次に、上記構成の半導体装置が制御用部品として機器に
組み込まれた際の動作を説明する。
組み込まれた際の動作を説明する。
第２図の如く、出力端子28が100V交流電源29およびソレ
ノイド等の受動素子（負荷）30に接続され、その筐体18
が接地された状態において通常時の制御動作を行なう。
ノイド等の受動素子（負荷）30に接続され、その筐体18
が接地された状態において通常時の制御動作を行なう。
しかし、このときに何らかの要因で外部からある電位レ
ベル以上のノイズが接地と出力端子28間に発生したと
き、回路基板１の回路パターン９と金属ベース板７との
間に実質的に形成されたコンデンサＣを介してトライア
ツク４のゲート電極３に達し、トライアツク４を誤動作
する。
ベル以上のノイズが接地と出力端子28間に発生したと
き、回路基板１の回路パターン９と金属ベース板７との
間に実質的に形成されたコンデンサＣを介してトライア
ツク４のゲート電極３に達し、トライアツク４を誤動作
する。
この誤動作を防止するためには、このコンデンサＣが存
在しないか、またはその容量をより小さく設定する必要
がある。
在しないか、またはその容量をより小さく設定する必要
がある。
そこで、第１図に示すように、回路パターン９のランド
部11とトライアツク４を制御する制御素子６が搭載され
るランド部12の直下の絶縁層８の厚みを他の部分よりも
さらに厚くすると、金属ベース板７と回路パターン９と
の間に実質的に形成されたコンデンサＣの容量が小さく
なる。したがつて、接地レベルに対してあるレベル以上
の高電位ノイズが重畳しても、このノイズ信号が寄生コ
ンデンサＣを介してトライアツク４のゲート電極３に侵
入するのを防止し、トライアツク４の誤動作を防止でき
る。
部11とトライアツク４を制御する制御素子６が搭載され
るランド部12の直下の絶縁層８の厚みを他の部分よりも
さらに厚くすると、金属ベース板７と回路パターン９と
の間に実質的に形成されたコンデンサＣの容量が小さく
なる。したがつて、接地レベルに対してあるレベル以上
の高電位ノイズが重畳しても、このノイズ信号が寄生コ
ンデンサＣを介してトライアツク４のゲート電極３に侵
入するのを防止し、トライアツク４の誤動作を防止でき
る。
ここで、実験的にノイズ耐量を比較した場合、従来構造
の金属ベース絶縁回路基板を使用したソリツドステート
リレーのノイズ耐量は、900〜1400Vであるのに対し、本
実施例のコンデンサＣ容量を小さくした金属ベース絶縁
回路基板を使用したソリツドステートリレーのノイズ耐
量は、2100V以上となり、従来に比較してノイズ耐量が
約50％以上も向上する。
の金属ベース絶縁回路基板を使用したソリツドステート
リレーのノイズ耐量は、900〜1400Vであるのに対し、本
実施例のコンデンサＣ容量を小さくした金属ベース絶縁
回路基板を使用したソリツドステートリレーのノイズ耐
量は、2100V以上となり、従来に比較してノイズ耐量が
約50％以上も向上する。
また、絶縁層８のランド部11,12直下の厚さ寸法のみが
その他の部分の厚さ寸法に比べて大とされているので、
電力素子５から発する放射熱の放熱性能を損なうことも
ない。
その他の部分の厚さ寸法に比べて大とされているので、
電力素子５から発する放射熱の放熱性能を損なうことも
ない。
なお、本考案は、上記実施例に限定されるものではな
く、本考案の範囲内で上記実施例に多くの修正および変
更を加え得ることは勿論である。
く、本考案の範囲内で上記実施例に多くの修正および変
更を加え得ることは勿論である。
例えば、本実施例ではソリツドステートリレーを例に挙
げて説明したが、回路基板上にゲート電極を有する半導
体素子が搭載されていれば、他の装置に利用するもので
あつてもよい。
げて説明したが、回路基板上にゲート電極を有する半導
体素子が搭載されていれば、他の装置に利用するもので
あつてもよい。
〈考案の効果〉 以上の説明から明らかな通り、本考案によると、半導体
素子のゲート電極が接続された導電体直下の絶縁層の厚
さ寸法が、その他の部分の厚さ寸法に比べて大とされて
いるので、金属ベース絶縁回路基板の導電体下に形成さ
れた実質上のコンデンサの静電容量が小さくなり、ある
レベル以上の高電位ノイズが重畳しても、このノイズ信
号が寄生コンデンサを介してトライアツクのゲート電極
に侵入するのを防止することができる。
素子のゲート電極が接続された導電体直下の絶縁層の厚
さ寸法が、その他の部分の厚さ寸法に比べて大とされて
いるので、金属ベース絶縁回路基板の導電体下に形成さ
れた実質上のコンデンサの静電容量が小さくなり、ある
レベル以上の高電位ノイズが重畳しても、このノイズ信
号が寄生コンデンサを介してトライアツクのゲート電極
に侵入するのを防止することができる。
したがつて、外部ノイズに対する耐量を向上させ、ゲー
ト電極を有する半導体素子の異常動作を防止することが
できる。
ト電極を有する半導体素子の異常動作を防止することが
できる。
また、半導体素子のゲート電極が接続された導電体直下
の絶縁層の厚さ寸法のみがその他の部分の厚さ寸法に比
べて大とされているので、電力素子から発する放射熱の
放熱性能の低下を防止し得るといつた優れた効果があ
る。
の絶縁層の厚さ寸法のみがその他の部分の厚さ寸法に比
べて大とされているので、電力素子から発する放射熱の
放熱性能の低下を防止し得るといつた優れた効果があ
る。
第１図は本考案の一実施例を示す半導体装置の回路基板
の断面図、第２図は半導体装置が機器に組み込まれる際
の接続状態を示す図、第３図は半導体装置の回路構成
図、第４図は半導体装置の断面図、第５図は回路基板に
半導体素子等を搭載した状態を示す平面図、第６図は従
来の半導体装置の回路基板の断面図である。 1:回路基板、3:ゲート電極、4:半導体素子、6:制御素
子、7:金属ベース板、8:絶縁層、9:導電体、11,12:ラン
ド部、19:凹部。
の断面図、第２図は半導体装置が機器に組み込まれる際
の接続状態を示す図、第３図は半導体装置の回路構成
図、第４図は半導体装置の断面図、第５図は回路基板に
半導体素子等を搭載した状態を示す平面図、第６図は従
来の半導体装置の回路基板の断面図である。 1:回路基板、3:ゲート電極、4:半導体素子、6:制御素
子、7:金属ベース板、8:絶縁層、9:導電体、11,12:ラン
ド部、19:凹部。
Claims (1)
- 【請求項１】回路基板上に、ゲート電極を有する半導体
素子、制御素子等が搭載された半導体装置であつて、前
記回路基板は、金属ベース板と、該金属ベース板上に積
層された絶縁層と、該絶縁層上に固着形成され前記半導
体素子等が搭載される導電体とから構成され、前記半導
体素子のゲート電極が接続された導電体直下の絶縁層の
厚さ寸法が、その他の部分の厚さ寸法に比べて大とされ
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989139117U JPH0648878Y2 (ja) | 1989-11-29 | 1989-11-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989139117U JPH0648878Y2 (ja) | 1989-11-29 | 1989-11-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377462U JPH0377462U (ja) | 1991-08-05 |
| JPH0648878Y2 true JPH0648878Y2 (ja) | 1994-12-12 |
Family
ID=31686178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989139117U Expired - Fee Related JPH0648878Y2 (ja) | 1989-11-29 | 1989-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648878Y2 (ja) |
-
1989
- 1989-11-29 JP JP1989139117U patent/JPH0648878Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377462U (ja) | 1991-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2790640B2 (ja) | 混成集積回路部品の構造 | |
| JPH07142674A (ja) | パワ−モジュ−ル | |
| JPH0383368A (ja) | 半導体装置 | |
| JP2848068B2 (ja) | 半導体装置 | |
| JPH06177295A (ja) | 混成集積回路装置 | |
| JP5286150B2 (ja) | 電力変換用半導体装置 | |
| JPH0648878Y2 (ja) | 半導体装置 | |
| JPS63209198A (ja) | 半導体装置 | |
| WO2003012870A1 (fr) | Dispositif a semi-conducteurs | |
| JP2892089B2 (ja) | 混成積層回路装置及び混成積層回路部品 | |
| JP2810452B2 (ja) | スイッチング電源装置 | |
| JP2600516B2 (ja) | 半導体装置 | |
| JPH05259373A (ja) | 電力用半導体装置 | |
| JP2001036004A (ja) | 電子部品用基板 | |
| JP2996507B2 (ja) | 金属板ベース回路基板 | |
| JP6264721B2 (ja) | 多層配線基板の放熱構造 | |
| JPH09180891A (ja) | 電子回路装置 | |
| JPH058682Y2 (ja) | ||
| JPH0748946B2 (ja) | スイッチング電源装置 | |
| JP2892090B2 (ja) | 積層複合回路装置及び積層複合回路部品 | |
| JP2745940B2 (ja) | 半導体装置 | |
| JPH0543515Y2 (ja) | ||
| JPH0563139A (ja) | 半導体装置 | |
| JPH0358465A (ja) | 樹脂封止型半導体装置 | |
| JPS598364Y2 (ja) | 電子機器用絶縁ケ−ス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |