JP2600516B2 - 半導体装置 - Google Patents
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- H05K1/02—Details
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- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
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- Insulated Metal Substrates For Printed Circuits (AREA)
- Combinations Of Printed Boards (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、パワーＭＯＳＦＥＴや
ＩＧＢＴ等のパワーデバイスを基板上に実装する構造を
もつ半導体装置いわゆるパワーＩＣに関し、特にＤＢＣ
基板上に配線したパターン上のパワーデバイスとプリン
ト基板上の制御回路のノイズ等による誤動作対策を施し
たパワーＩＣの実装構造に関するものである。
ＩＧＢＴ等のパワーデバイスを基板上に実装する構造を
もつ半導体装置いわゆるパワーＩＣに関し、特にＤＢＣ
基板上に配線したパターン上のパワーデバイスとプリン
ト基板上の制御回路のノイズ等による誤動作対策を施し
たパワーＩＣの実装構造に関するものである。
【０００２】
【従来の技術】従来のこの種半導体装置として、３相ブ
リッジ構成のパワーモジュールを例にあげて図３に示し
て説明する。図３はそのパワーモジュールの回路図を示
すものであり、ここではパワーデバイスとしてＩＧＢＴ
を用いた場合を示す。同図において、１ＵＰ〜１ＷＮは
出力用のパワートランジスタであり、これらは、パワー
トランジスタ１ＵＰと１ＵＮ，１ＶＰと１ＶＮ，１ＷＰ
と１ＷＮにそれぞれ接続され、端子Ｐ−Ｎ間に並列に接
続されている。そして各々のパワートランジスタ１ＵＰ
〜１ＷＮには、それぞれ制御回路２ＵＰ，２ＵＮ，２Ｖ
Ｐ,２ＶＮ，２ＷＰ，２ＷＮが接続されている。また、
これら制御回路への電源は、Ｐ側の制御回路２ＵＰ，２
ＶＰ，２ＷＰにはそれぞれ電源４ＵＰ，４ＶＰ，４ＷＰ
が接続され、Ｎ側の制御回路２ＵＮ，２ＶＮ，２ＷＮに
は１つの電源４Ｎよりそれぞれ接続されている。
リッジ構成のパワーモジュールを例にあげて図３に示し
て説明する。図３はそのパワーモジュールの回路図を示
すものであり、ここではパワーデバイスとしてＩＧＢＴ
を用いた場合を示す。同図において、１ＵＰ〜１ＷＮは
出力用のパワートランジスタであり、これらは、パワー
トランジスタ１ＵＰと１ＵＮ，１ＶＰと１ＶＮ，１ＷＰ
と１ＷＮにそれぞれ接続され、端子Ｐ−Ｎ間に並列に接
続されている。そして各々のパワートランジスタ１ＵＰ
〜１ＷＮには、それぞれ制御回路２ＵＰ，２ＵＮ，２Ｖ
Ｐ,２ＶＮ，２ＷＰ，２ＷＮが接続されている。また、
これら制御回路への電源は、Ｐ側の制御回路２ＵＰ，２
ＶＰ，２ＷＰにはそれぞれ電源４ＵＰ，４ＶＰ，４ＷＰ
が接続され、Ｎ側の制御回路２ＵＮ，２ＶＮ，２ＷＮに
は１つの電源４Ｎよりそれぞれ接続されている。
【０００３】また、３ＵＰ〜３ＷＮは各々の入力端子で
あり、これら入力端子３ＵＰ，３ＶＰ，３ＷＰ，３Ｖ
Ｎ，３ＷＮに所定の入力信号が供給されることにより、
これら入力信号によって各制御回路２ＵＰ〜２ＷＮが駆
動される。そしてその各出力信号によりそれぞれのパワ
ートランジスタ１ＵＰ〜１ＷＮがオン，オフ動作して、
各出力端子Ｕ，Ｖ，Ｗより３相交流出力を取り出すもの
となっている。
あり、これら入力端子３ＵＰ，３ＶＰ，３ＷＰ，３Ｖ
Ｎ，３ＷＮに所定の入力信号が供給されることにより、
これら入力信号によって各制御回路２ＵＰ〜２ＷＮが駆
動される。そしてその各出力信号によりそれぞれのパワ
ートランジスタ１ＵＰ〜１ＷＮがオン，オフ動作して、
各出力端子Ｕ，Ｖ，Ｗより３相交流出力を取り出すもの
となっている。
【０００４】図４は、図３に示すＵ相Ｐ側パワートラン
ジスタ１ＵＰの部分の従来の実装構造を示す模式図であ
る。この実装構造は、図４に示すように、放熱用銅ベー
ス板１０の上に、絶縁層であるＡｌ2Ｏ3１３の両面に銅
パターン１２，１４が形成されたＤＢＣ基板１１が載置
され、そのＤＢＣ基板１１の表面の銅パターン１４上に
パワートランジスタ１ＵＰ，１ＵＮが半田付け等により
搭載されている。また、制御回路２ＵＰを構成するＩＣ
や抵抗，コンデンサ等の部品はプリント基板２０上の銅
パターン２１に接続されて搭載されており、これらプリ
ント基板２０とＤＢＣ基板１１とのパターン間の接続は
継ぎ端子３０にて結線されている。
ジスタ１ＵＰの部分の従来の実装構造を示す模式図であ
る。この実装構造は、図４に示すように、放熱用銅ベー
ス板１０の上に、絶縁層であるＡｌ2Ｏ3１３の両面に銅
パターン１２，１４が形成されたＤＢＣ基板１１が載置
され、そのＤＢＣ基板１１の表面の銅パターン１４上に
パワートランジスタ１ＵＰ，１ＵＮが半田付け等により
搭載されている。また、制御回路２ＵＰを構成するＩＣ
や抵抗，コンデンサ等の部品はプリント基板２０上の銅
パターン２１に接続されて搭載されており、これらプリ
ント基板２０とＤＢＣ基板１１とのパターン間の接続は
継ぎ端子３０にて結線されている。
【０００５】この時、ＤＢＣ基板１１の表面の銅パター
ン１４と銅ベース板１０の間には絶縁層としてのＡｌ2
Ｏ3１３が介在されるため、各々の銅パターンは銅ベー
ス板１０との間で容量により結合されている。なお、図
中６はＤＢＣ基板１１上の各々の銅パターン１４と各パ
ワートランジスタ１ＵＰ，１ＵＮとを結線するアルミ
（Ａｌ）ワイヤー、１４1はＤＢＣ基板１１上の銅パタ
ーン１４の一部のパターンであり、各端子Ｕ，Ｐや３Ｕ
Ｐへの信号源，電源４ＵＰなどが外部と接続されてい
る。
ン１４と銅ベース板１０の間には絶縁層としてのＡｌ2
Ｏ3１３が介在されるため、各々の銅パターンは銅ベー
ス板１０との間で容量により結合されている。なお、図
中６はＤＢＣ基板１１上の各々の銅パターン１４と各パ
ワートランジスタ１ＵＰ，１ＵＮとを結線するアルミ
（Ａｌ）ワイヤー、１４1はＤＢＣ基板１１上の銅パタ
ーン１４の一部のパターンであり、各端子Ｕ，Ｐや３Ｕ
Ｐへの信号源，電源４ＵＰなどが外部と接続されてい
る。
【０００６】
【発明が解決しようとする課題】このように従来の実装
構造では、放熱用金属ベース板としての銅ベース板１０
に対して例えば端子Ｕにノイズが印加されたとすると、
制御回路２ＵＰの入力端子３ＵＰに銅ベース板１０に対
して端子Ｕに印加されたノイズとほぼ同じノイズがその
制御回路の基準電位である端子Ｕとの間に印加されるこ
とになり、制御回路が誤動作するという問題点があっ
た。本発明は上記のような問題点を解消するためになさ
れたものであり、その目的は、銅ベース板などの放熱用
金属ベース板に対して出力端子Ｕ，Ｖ，ＷおよびＰ，Ｎ
にノイズが印加されても、パワーデバイスおよびその制
御回路が誤動作しない高信頼性の半導体装置を提供する
ことにある。
構造では、放熱用金属ベース板としての銅ベース板１０
に対して例えば端子Ｕにノイズが印加されたとすると、
制御回路２ＵＰの入力端子３ＵＰに銅ベース板１０に対
して端子Ｕに印加されたノイズとほぼ同じノイズがその
制御回路の基準電位である端子Ｕとの間に印加されるこ
とになり、制御回路が誤動作するという問題点があっ
た。本発明は上記のような問題点を解消するためになさ
れたものであり、その目的は、銅ベース板などの放熱用
金属ベース板に対して出力端子Ｕ，Ｖ，ＷおよびＰ，Ｎ
にノイズが印加されても、パワーデバイスおよびその制
御回路が誤動作しない高信頼性の半導体装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、放熱用金属ベース板（１０）を装着する主回路基板
（１１）の導体パターン（１４）上に搭載されたパワー
デバイスチップ（１ＵＰ）と、制御回路基板（２０）上
に搭載されてパワーデバイスチップを制御するための制
御回路（２ＵＰ）と、これら主回路基板と制御回路基板
とを結線する継ぎ端子（３０）とを備え、主回路基板
は、パワーデバイスチップを搭載する導体パターンの継
ぎ端子との継ぎ部分のパターンをシールドパターン（５
ＵＰ）とし、このシールドパターン上に絶縁層（１５）
を貼りつけるとともにこの絶縁層上に導体パターン（１
４ａ）を形成してなり、このシールドパターン上の導体
パターンと制御回路基板とを継ぎ端子にて接続して、こ
のシールドパターンに制御回路基板上の制御回路を駆動
する電源（４ＵＰ）の基準電位を付与するようにしたも
のである。
は、放熱用金属ベース板（１０）を装着する主回路基板
（１１）の導体パターン（１４）上に搭載されたパワー
デバイスチップ（１ＵＰ）と、制御回路基板（２０）上
に搭載されてパワーデバイスチップを制御するための制
御回路（２ＵＰ）と、これら主回路基板と制御回路基板
とを結線する継ぎ端子（３０）とを備え、主回路基板
は、パワーデバイスチップを搭載する導体パターンの継
ぎ端子との継ぎ部分のパターンをシールドパターン（５
ＵＰ）とし、このシールドパターン上に絶縁層（１５）
を貼りつけるとともにこの絶縁層上に導体パターン（１
４ａ）を形成してなり、このシールドパターン上の導体
パターンと制御回路基板とを継ぎ端子にて接続して、こ
のシールドパターンに制御回路基板上の制御回路を駆動
する電源（４ＵＰ）の基準電位を付与するようにしたも
のである。
【０００８】また、本発明の別の発明に係る半導体装置
は、上記のものにおいて、主回路基板は、パワーデバイ
スチップを搭載する導体パターンの継ぎ端子との継ぎ部
分のパターン上に、絶縁層と導体パターンとの積層構造
に代えて、両面導体パターンを有しかつスルーホールを
有する絶縁基板を貼り付けたものである。
は、上記のものにおいて、主回路基板は、パワーデバイ
スチップを搭載する導体パターンの継ぎ端子との継ぎ部
分のパターン上に、絶縁層と導体パターンとの積層構造
に代えて、両面導体パターンを有しかつスルーホールを
有する絶縁基板を貼り付けたものである。
【０００９】
【作用】本発明においては、制御回路基板上の制御回路
の配線のための導体パターンと金属ベース板との間の直
接の容量結合をなくし、基準電位（グランド電位と同電
位）が付与されたシールドパターンとの間の容量結合を
大きくしたことにより、金属ベース板と出力端子の間に
印加されるノイズによりパワーデバイスチップや制御回
路が誤動作するのを防ぐことができる。
の配線のための導体パターンと金属ベース板との間の直
接の容量結合をなくし、基準電位（グランド電位と同電
位）が付与されたシールドパターンとの間の容量結合を
大きくしたことにより、金属ベース板と出力端子の間に
印加されるノイズによりパワーデバイスチップや制御回
路が誤動作するのを防ぐことができる。
【００１０】
【実施例】以下、本発明の実施例について図面を用いて
説明する。図１は、本発明の一実施例による３相ブリッ
ジ構成のパワーモジュールの基本的な回路図である。同
図において、出力用のパワートランジスタ１ＵＰと１Ｕ
Ｎ，１ＶＰと１ＶＮ，１ＷＰと１ＷＮはそれぞれ接続さ
れており、端子Ｐ−Ｎ間に並列に接続されている。そし
て、これらパワートランジスタ１ＵＰ〜１ＷＮにはそれ
ぞれ制御回路２ＵＰ，２ＵＮ，２ＶＰ，２ＶＮ，２Ｗ
Ｐ，２ＷＮが接続されている。これら制御回路への電源
は、Ｐ側の制御回路２ＵＰ，２ＶＰ，２ＷＰにはそれぞ
れ電源４ＵＰ，４ＶＰ，４ＷＰが接続され、Ｎ側の制御
回路２ＵＮ，２ＶＮ，２ＷＮには１つの電源４Ｎよりそ
れぞれ接続されている。
説明する。図１は、本発明の一実施例による３相ブリッ
ジ構成のパワーモジュールの基本的な回路図である。同
図において、出力用のパワートランジスタ１ＵＰと１Ｕ
Ｎ，１ＶＰと１ＶＮ，１ＷＰと１ＷＮはそれぞれ接続さ
れており、端子Ｐ−Ｎ間に並列に接続されている。そし
て、これらパワートランジスタ１ＵＰ〜１ＷＮにはそれ
ぞれ制御回路２ＵＰ，２ＵＮ，２ＶＰ，２ＶＮ，２Ｗ
Ｐ，２ＷＮが接続されている。これら制御回路への電源
は、Ｐ側の制御回路２ＵＰ，２ＶＰ，２ＷＰにはそれぞ
れ電源４ＵＰ，４ＶＰ，４ＷＰが接続され、Ｎ側の制御
回路２ＵＮ，２ＶＮ，２ＷＮには１つの電源４Ｎよりそ
れぞれ接続されている。
【００１１】また、各入力端子３ＵＰ，３ＶＰ，３Ｗ
Ｐ，３ＵＮ，３ＶＮ，３ＷＮに所定の入力信号が供給さ
れることにより、これら入力信号によって各制御回路２
ＵＰ〜２ＷＮが駆動される。そして、その各出力信号に
よりそれぞれのパワートランジスタ１ＵＰ〜１ＷＮがオ
ン，オフ動作して、上記従来例と同様に各出力端子Ｕ，
Ｖ，Ｗより３相交流出力を取り出すものとなっている。
Ｐ，３ＵＮ，３ＶＮ，３ＷＮに所定の入力信号が供給さ
れることにより、これら入力信号によって各制御回路２
ＵＰ〜２ＷＮが駆動される。そして、その各出力信号に
よりそれぞれのパワートランジスタ１ＵＰ〜１ＷＮがオ
ン，オフ動作して、上記従来例と同様に各出力端子Ｕ，
Ｖ，Ｗより３相交流出力を取り出すものとなっている。
【００１２】ここで、制御回路２ＵＰ〜２ＷＮへの配線
のパターンは、制御回路２ＵＰのパターンは端子Ｕの電
位を基準としたシールドパターン５ＵＰが、そして制御
回路２ＶＰのパターンは端子Ｖの電位を基準としたシー
ルドパターン５ＶＰが、制御回路２ＷＰのパターンは端
子Ｗの電位を基準としたシールドパターン５ＷＰがそれ
ぞれ構成され、さらに制御回路２ＶＮ，２ＶＮ，２ＷＮ
それぞれのパターンは端子Ｎの電位を基準とした１つの
シールドパターン５Ｎが構成されている。この時、それ
ぞれのシールドパターン５ＵＰ〜５Ｎの基準電位は各々
の制御回路に供給されている電源４ＵＰ，４ＶＰ，４Ｗ
Ｐのマイナス側つまり制御回路２ＵＰ，２ＶＰ，２Ｗ
Ｐ，２ＶＮ，２ＷＮそれぞれのグランド（ＧＮＤ）電位
と同電位である。
のパターンは、制御回路２ＵＰのパターンは端子Ｕの電
位を基準としたシールドパターン５ＵＰが、そして制御
回路２ＶＰのパターンは端子Ｖの電位を基準としたシー
ルドパターン５ＶＰが、制御回路２ＷＰのパターンは端
子Ｗの電位を基準としたシールドパターン５ＷＰがそれ
ぞれ構成され、さらに制御回路２ＶＮ，２ＶＮ，２ＷＮ
それぞれのパターンは端子Ｎの電位を基準とした１つの
シールドパターン５Ｎが構成されている。この時、それ
ぞれのシールドパターン５ＵＰ〜５Ｎの基準電位は各々
の制御回路に供給されている電源４ＵＰ，４ＶＰ，４Ｗ
Ｐのマイナス側つまり制御回路２ＵＰ，２ＶＰ，２Ｗ
Ｐ，２ＶＮ，２ＷＮそれぞれのグランド（ＧＮＤ）電位
と同電位である。
【００１３】図２は、図１に示すＵ相Ｐ側パワートラン
ジスタ１ＵＰの部分の実装構造を示す模式図である。す
なわち、銅ベース板１０の上にＤＢＣ基板１１が載置さ
れ、そのＤＢＣ基板１１の表面の銅パターン１４のう
ち、その継ぎ端子３０との継ぎ部分のパターンをシール
ドパターン５ＵＰとし、このシールドパターン５ＵＰの
上に絶縁層１５を貼り付け、その上に銅パターン１４ａ
が形成されている。また、パワートランジスタ１ＵＰ
は、上述した従来例と同様にＤＢＣ基板１１の銅パター
ン１４上に半田付けされ、制御回路２ＵＰを構成するＩ
Ｃやディスクリートトランジスタ，抵抗，コンデンサ等
の部品がプリント基板２０上に実装されている。
ジスタ１ＵＰの部分の実装構造を示す模式図である。す
なわち、銅ベース板１０の上にＤＢＣ基板１１が載置さ
れ、そのＤＢＣ基板１１の表面の銅パターン１４のう
ち、その継ぎ端子３０との継ぎ部分のパターンをシール
ドパターン５ＵＰとし、このシールドパターン５ＵＰの
上に絶縁層１５を貼り付け、その上に銅パターン１４ａ
が形成されている。また、パワートランジスタ１ＵＰ
は、上述した従来例と同様にＤＢＣ基板１１の銅パター
ン１４上に半田付けされ、制御回路２ＵＰを構成するＩ
Ｃやディスクリートトランジスタ，抵抗，コンデンサ等
の部品がプリント基板２０上に実装されている。
【００１４】また、この制御回路２ＵＰは、継ぎ端子３
０によってそのパターン１４ａ，スルーホール１６を介
してシールドパターン５ＵＰと電気的に接続され、アル
ミ（Ａｌ）ワイヤ６でパワートランジスタ１ＵＰと接続
されている。このとき、シールドパターン５ＵＰは、継
ぎ端子３０を介して制御回路２ＵＰを駆動する電源４Ｕ
Ｐの基準電位であるＵ電位（電源４ＵＰのマイナス側）
とそれぞれスルーホール１６により接続され、基準電位
と同電位となっている。なお、図中同一符号は同一また
は相当部分を示している。
０によってそのパターン１４ａ，スルーホール１６を介
してシールドパターン５ＵＰと電気的に接続され、アル
ミ（Ａｌ）ワイヤ６でパワートランジスタ１ＵＰと接続
されている。このとき、シールドパターン５ＵＰは、継
ぎ端子３０を介して制御回路２ＵＰを駆動する電源４Ｕ
Ｐの基準電位であるＵ電位（電源４ＵＰのマイナス側）
とそれぞれスルーホール１６により接続され、基準電位
と同電位となっている。なお、図中同一符号は同一また
は相当部分を示している。
【００１５】次に上記実施例の動作を説明する。ＤＢＣ
基板１１上の各銅パターン１４はそれぞれ銅ベース板１
０との間や他のパターンとの間で容量結合しているが、
ここでは端子Ｕのパターンと銅ベース板１０との間の容
量ＣVを考えてみる。この容量ＣVにはシールドパターン
５ＵＰの電位が端子Ｕと同電位であるので、シールドパ
ターン５ＵＰと銅ベース板１０との容量も含まれる。制
御回路２ＵＰの入力端子３ＵＰのパターンとシールドパ
ターン５ＵＰとの間の容量をＣUPIとし、入力端子３Ｕ
Ｐのパターンと銅ベース板１０との間の容量をＣUPSと
すると、容量の大きさは、ＣVは端子Ｕのパターンが出
力パターンとシールドパターン５ＵＰによる結合容量で
あるので、最は大きく、ＣUPSは入力端子３ＵＰのパタ
ーンと銅ベース板１０との間には、シールドパターン５
ＵＰがあるため、その直接の結合容量は極めて小さい。
基板１１上の各銅パターン１４はそれぞれ銅ベース板１
０との間や他のパターンとの間で容量結合しているが、
ここでは端子Ｕのパターンと銅ベース板１０との間の容
量ＣVを考えてみる。この容量ＣVにはシールドパターン
５ＵＰの電位が端子Ｕと同電位であるので、シールドパ
ターン５ＵＰと銅ベース板１０との容量も含まれる。制
御回路２ＵＰの入力端子３ＵＰのパターンとシールドパ
ターン５ＵＰとの間の容量をＣUPIとし、入力端子３Ｕ
Ｐのパターンと銅ベース板１０との間の容量をＣUPSと
すると、容量の大きさは、ＣVは端子Ｕのパターンが出
力パターンとシールドパターン５ＵＰによる結合容量で
あるので、最は大きく、ＣUPSは入力端子３ＵＰのパタ
ーンと銅ベース板１０との間には、シールドパターン５
ＵＰがあるため、その直接の結合容量は極めて小さい。
【００１６】このため、銅ベース板１０に対して端子Ｕ
にノイズが印加されたとしても制御回路２ＵＰの入力端
子３ＵＰには、ノイズの影響はほとんどなく、ノイズに
よる制御回路２ＵＰの誤動作することはない。これと同
様で、各制御回路２ＵＰ，２ＷＰ，２ＵＮ，２ＶＮ，２
ＷＮの場合についても同じである。銅ベース板１０に対
して出力端子Ｕ，Ｖ，Ｗ，Ｐ，Ｎにノイズが印加されて
もパワートランジスタ，制御回路が誤動作することはな
い。
にノイズが印加されたとしても制御回路２ＵＰの入力端
子３ＵＰには、ノイズの影響はほとんどなく、ノイズに
よる制御回路２ＵＰの誤動作することはない。これと同
様で、各制御回路２ＵＰ，２ＷＰ，２ＵＮ，２ＶＮ，２
ＷＮの場合についても同じである。銅ベース板１０に対
して出力端子Ｕ，Ｖ，Ｗ，Ｐ，Ｎにノイズが印加されて
もパワートランジスタ，制御回路が誤動作することはな
い。
【００１７】なお、上記実施例ではＤＢＣ基板１１上の
銅パターン１４の継ぎ端子３０との接続部分のパターン
をシールドパターンとし、そのシールドパターン上に絶
縁相５，銅パターン１４ａを積層して、この銅パターン
１４ａとプリント基板２０上の制御回路とを継ぎ端子３
０にて接続する場合について説明したが、本発明は、こ
れに限定されるものではなく、幾多の変形が可能であ
る。
銅パターン１４の継ぎ端子３０との接続部分のパターン
をシールドパターンとし、そのシールドパターン上に絶
縁相５，銅パターン１４ａを積層して、この銅パターン
１４ａとプリント基板２０上の制御回路とを継ぎ端子３
０にて接続する場合について説明したが、本発明は、こ
れに限定されるものではなく、幾多の変形が可能であ
る。
【００１８】例えば、ＤＢＣ基板１１の銅パターン１４
上の継ぎ端子３０との継ぎ部分のパターン上に、両面銅
パターンを有しかつスルーホールを有するガラスエポキ
シ基板を貼り付け、その裏面銅パターンにプリント基板
上の制御回路を駆動する電源の基準電位を付与して、こ
れをシールドパターンとして用いても、上記実施例と同
様の効果を奏する。また、上記実施例ではパワーデバイ
スとしてＩＧＢＴの場合について説明したが、パワーＭ
ＯＳＦＥＴ，バイポーラトランジスタ等であってもよ
く、さらに放熱用の金属ベース板も銅ベース板以外のも
のであっても，同様の効果を奏する。
上の継ぎ端子３０との継ぎ部分のパターン上に、両面銅
パターンを有しかつスルーホールを有するガラスエポキ
シ基板を貼り付け、その裏面銅パターンにプリント基板
上の制御回路を駆動する電源の基準電位を付与して、こ
れをシールドパターンとして用いても、上記実施例と同
様の効果を奏する。また、上記実施例ではパワーデバイ
スとしてＩＧＢＴの場合について説明したが、パワーＭ
ＯＳＦＥＴ，バイポーラトランジスタ等であってもよ
く、さらに放熱用の金属ベース板も銅ベース板以外のも
のであっても，同様の効果を奏する。
【００１９】
【発明の効果】以上のように本発明は、放熱用の金属ベ
ース板を有する主回路基板の制御回路基板と継ぐところ
の導体パターンをシールドパターンとし、その上に絶縁
層，導体パターンを積層形成してそれと制御回路基板上
の制御回路とを継ぐように構成するか、あるいは前記主
回路基板の制御回路基板と継ぐところの導体パターン上
に両面導体パターンを有しかつスルーホールを有する絶
縁基板を貼り付け、その裏面導体パターンをシールドパ
ターンとして、それと制御回路基板上の制御回路とを継
ぐように構成したので、制御回路のパターンと金属ベー
ス板との間の直接の容量結合をなくし、制御回路のパタ
ーンとシールドパターンとの容量結合も大きくなる。こ
れによって、金属ベース板と出力端子との間の印加され
たノイズによるパワーデバイスや制御回路の誤動作が発
生しない高信頼性のパワーＩＣが得られる効果がある。
ース板を有する主回路基板の制御回路基板と継ぐところ
の導体パターンをシールドパターンとし、その上に絶縁
層，導体パターンを積層形成してそれと制御回路基板上
の制御回路とを継ぐように構成するか、あるいは前記主
回路基板の制御回路基板と継ぐところの導体パターン上
に両面導体パターンを有しかつスルーホールを有する絶
縁基板を貼り付け、その裏面導体パターンをシールドパ
ターンとして、それと制御回路基板上の制御回路とを継
ぐように構成したので、制御回路のパターンと金属ベー
ス板との間の直接の容量結合をなくし、制御回路のパタ
ーンとシールドパターンとの容量結合も大きくなる。こ
れによって、金属ベース板と出力端子との間の印加され
たノイズによるパワーデバイスや制御回路の誤動作が発
生しない高信頼性のパワーＩＣが得られる効果がある。
【図１】本発明の一実施例による３相ブリッジ構成のパ
ワーＩＣの基本的な回路構成図である。
ワーＩＣの基本的な回路構成図である。
【図２】図１のＵ相Ｐ側のパワートランジスタ部分の断
面構造を示す模式図である。
面構造を示す模式図である。
【図３】従来例による３相ブリッジ構成のパワーＩＣの
回路構成図である。
回路構成図である。
【図４】図３のＵ相Ｐ側のパワートランジスタ部分の断
面構造を示す模式図である。
面構造を示す模式図である。
１ＵＰ〜１ＷＮ パワートランジスタ ２ＵＰ〜２ＷＮ 制御回路 ３ＵＰ〜３ＷＮ 入力端子 ４ＵＰ〜４Ｎ 電源 ５ＵＰ〜５Ｎ シールドパターン １０ 銅ベース板（放熱用金属ベース板） １１ ＤＢＣ基板 １２ 銅パターン １３ Ａｌ2Ｏ3 １４，１４ａ 銅パターン １５ 絶縁層 １６ スルーホール ２０ プリント基板 ３０ 継ぎ端子
Claims (2)
- 【請求項１】 放熱用金属ベース板を装着する主回路基
板の導体パターン上に搭載されたパワーデバイスチップ
と、制御回路基板上に搭載されて前記パワーデバイスチ
ップを制御するための制御回路と、前記主回路基板と前
記制御回路基板とを結線する継ぎ端子とを備え、前記主
回路基板は、前記パワーデバイスチップを搭載する導体
パターンの前記継ぎ端子との継ぎ部分のパターンをシー
ルドパターンとし、このシールドパターン上に絶縁層を
貼りつけるとともにこの絶縁層上に導体パターンを形成
してなり、このシールドパターン上の導体パターンと前
記制御回路基板とを前記継ぎ端子にて接続して、前記シ
ールドパターンに前記制御回路基板上の前記制御回路を
駆動する電源の基準電位を付与するようにしたことを特
徴とする半導体装置。 - 【請求項２】 請求項１において、主回路基板は、パワ
ーデバイスチップを搭載する導体パターンの継ぎ端子と
の継ぎ部分のパターン上に、絶縁層と導体パターンとの
積層構造に代えて、両面導体パターンを有しかつスルー
ホールを有する絶縁基板を貼り付けたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118487A JP2600516B2 (ja) | 1991-05-23 | 1991-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118487A JP2600516B2 (ja) | 1991-05-23 | 1991-05-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346260A JPH04346260A (ja) | 1992-12-02 |
| JP2600516B2 true JP2600516B2 (ja) | 1997-04-16 |
Family
ID=14737895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118487A Expired - Lifetime JP2600516B2 (ja) | 1991-05-23 | 1991-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600516B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013247168A (ja) * | 2012-05-24 | 2013-12-09 | Mitsubishi Electric Corp | 電源装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5876859A (en) * | 1994-11-10 | 1999-03-02 | Vlt Corporation | Direct metal bonding |
| US5906310A (en) * | 1994-11-10 | 1999-05-25 | Vlt Corporation | Packaging electrical circuits |
| US5945130A (en) | 1994-11-15 | 1999-08-31 | Vlt Corporation | Apparatus for circuit encapsulation |
| JP2732823B2 (ja) * | 1995-02-02 | 1998-03-30 | ヴィエルティー コーポレーション | はんだ付け方法 |
-
1991
- 1991-05-23 JP JP3118487A patent/JP2600516B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013247168A (ja) * | 2012-05-24 | 2013-12-09 | Mitsubishi Electric Corp | 電源装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04346260A (ja) | 1992-12-02 |
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