JP2000133768A - 半導体パワーモジュール - Google Patents
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Abstract
(57)【要約】
【課題】 主回路で発生する損失熱を十分に放散できる
と共に、耐ノイズ性に優れ、低コストで製造できる半導
体パワーモジュールを得る。 【解決手段】 金属板２、絶縁層３および銅箔パターン
４からなる絶縁金属基板１における銅箔パターン４に
て、パワー半導体素子２０を載置する主回路用パターン
部４ａと制御半導体素子２１を載置する制御回路用パタ
ーン部４ｂとを直線状の分離帯を挟んで分離形成し、か
つ、絶縁金属基板１をケース７に収納して樹脂封止した
構造とし、パワー半導体素子２０で発生するノイズによ
る制御半導体素子２１の誤動作を防止すると共に主回路
と制御回路とを同一平面上に形成することにより部品実
装を容易とし、耐ノイズ性の向上と製造コストの低減を
図った。
と共に、耐ノイズ性に優れ、低コストで製造できる半導
体パワーモジュールを得る。 【解決手段】 金属板２、絶縁層３および銅箔パターン
４からなる絶縁金属基板１における銅箔パターン４に
て、パワー半導体素子２０を載置する主回路用パターン
部４ａと制御半導体素子２１を載置する制御回路用パタ
ーン部４ｂとを直線状の分離帯を挟んで分離形成し、か
つ、絶縁金属基板１をケース７に収納して樹脂封止した
構造とし、パワー半導体素子２０で発生するノイズによ
る制御半導体素子２１の誤動作を防止すると共に主回路
と制御回路とを同一平面上に形成することにより部品実
装を容易とし、耐ノイズ性の向上と製造コストの低減を
図った。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体パワーモ
ジュールに関し、特に、その耐ノイズ性を維持しつつ製
造工数低減を可能とする構成に関するものである。
ジュールに関し、特に、その耐ノイズ性を維持しつつ製
造工数低減を可能とする構成に関するものである。
【０００２】
【従来の技術】インテリジェントパワーモジュールとし
ての半導体パワーモジュールは、スイッチング等の電力
制御用に供するパワー半導体素子を備える主回路と、該
主回路の動作を制御する制御半導体素子を備える制御回
路とを、１個の装置に組み込んだものであり、主として
モータ等を制御するインバータ等に応用されている。
ての半導体パワーモジュールは、スイッチング等の電力
制御用に供するパワー半導体素子を備える主回路と、該
主回路の動作を制御する制御半導体素子を備える制御回
路とを、１個の装置に組み込んだものであり、主として
モータ等を制御するインバータ等に応用されている。
【０００３】図７は従来の半導体パワーモジュールにお
ける回路基板の断面図である。図において、１１は主回
路基板であり、熱良導性の金属板１２の一主面上に配設
された絶縁層１３と、さらにその上に配設された主回路
配線パターン１４とからなる。主回路配線パターン１４
には、主回路を構成するパワー半導体素子２０が載置さ
れ、半田付けされている。
ける回路基板の断面図である。図において、１１は主回
路基板であり、熱良導性の金属板１２の一主面上に配設
された絶縁層１３と、さらにその上に配設された主回路
配線パターン１４とからなる。主回路配線パターン１４
には、主回路を構成するパワー半導体素子２０が載置さ
れ、半田付けされている。
【０００４】１５は制御回路基板であり、絶縁層１３の
主面上における主回路配線パターン１４が配設されてい
ない一定の領域に載置されている。制御回路基板１５
は、板状の絶縁体である回路基板本体１６と、回路基板
本体１６の両主面に配設された制御回路配線パターン１
７からなり、制御回路配線パターン１７には、制御回路
を構成する制御半導体素子２１が載置され、半田付けさ
れている。そして、制御回路基板１５は絶縁層１３上に
固着されている。
主面上における主回路配線パターン１４が配設されてい
ない一定の領域に載置されている。制御回路基板１５
は、板状の絶縁体である回路基板本体１６と、回路基板
本体１６の両主面に配設された制御回路配線パターン１
７からなり、制御回路配線パターン１７には、制御回路
を構成する制御半導体素子２１が載置され、半田付けさ
れている。そして、制御回路基板１５は絶縁層１３上に
固着されている。
【０００５】半導体パワーモジュールは、主回路におい
て発生する損失熱を効果的に、装置の外部に放散する必
要があり、従って、図７に示した従来の半導体パワーモ
ジュールにおいては、大きな電流が流れるパワー半導体
素子２０および主回路配線パターン１４において発生す
る損失熱は、絶縁層１３を介して金属板１２に伝わり、
さらに金属板１２に接合された外部の放熱機構（図示せ
ず）へと放散される。
て発生する損失熱を効果的に、装置の外部に放散する必
要があり、従って、図７に示した従来の半導体パワーモ
ジュールにおいては、大きな電流が流れるパワー半導体
素子２０および主回路配線パターン１４において発生す
る損失熱は、絶縁層１３を介して金属板１２に伝わり、
さらに金属板１２に接合された外部の放熱機構（図示せ
ず）へと放散される。
【０００６】なお、制御半導体素子２１はパワー半導体
素子２０へ入力する制御信号を発生する制御ＩＣであ
り、微弱な電流が流れるのみであるので、制御回路基板
１５は熱を放散するための特別の考慮が不要であり、こ
のため、主回路基板１１の絶縁層１３の主面上の領域に
制御回路基板１５を載置した構造とし、パワー半導体素
子２０のスイッチング時に発生するノイズが金属板１２
を介して制御半導体素子２１へ伝播するのを防止するよ
うになされている。
素子２０へ入力する制御信号を発生する制御ＩＣであ
り、微弱な電流が流れるのみであるので、制御回路基板
１５は熱を放散するための特別の考慮が不要であり、こ
のため、主回路基板１１の絶縁層１３の主面上の領域に
制御回路基板１５を載置した構造とし、パワー半導体素
子２０のスイッチング時に発生するノイズが金属板１２
を介して制御半導体素子２１へ伝播するのを防止するよ
うになされている。
【０００７】しかし、従来の半導体パワーモジュール
は、主回路基板１１の上に制御回路基板１５を積み重ね
た積層構造を有し、この二つの基板の主面の間に相当の
段差が生じるため、予め二つの基板を積層構造に組んだ
後に、それぞれの基板上にパワー半導体素子２０および
制御半導体素子２１の実装を一括して行うことが困難で
あり、半導体パワーモジュールを製造する過程におい
て、主回路基板１１へのパワー半導体素子２０の実装
と、制御回路基板１５への制御半導体素子２１の実装と
が、別々の工程で行われ、その後で二つの基板が積層構
造に一体化されていた。
は、主回路基板１１の上に制御回路基板１５を積み重ね
た積層構造を有し、この二つの基板の主面の間に相当の
段差が生じるため、予め二つの基板を積層構造に組んだ
後に、それぞれの基板上にパワー半導体素子２０および
制御半導体素子２１の実装を一括して行うことが困難で
あり、半導体パワーモジュールを製造する過程におい
て、主回路基板１１へのパワー半導体素子２０の実装
と、制御回路基板１５への制御半導体素子２１の実装と
が、別々の工程で行われ、その後で二つの基板が積層構
造に一体化されていた。
【０００８】
【発明が解決しようとする課題】従来の半導体パワーモ
ジュールとしての半導体パワーモジュールは、以上のよ
うに構成されているので、即ち、主回路基板１１の上に
制御回路基板１５を積み重ねた積層構造を有するので、
この二つの基板の主面の間に相当の段差を生じ、それぞ
れの基板上にパワー半導体素子の実装と素子の実装とを
一括して行うことが困難であり、これらが別々の工程で
行われていたので、半導体パワーモジュールの製造工程
において多くの工数を要し、それに伴ってコスト高にな
るという問題点があった。
ジュールとしての半導体パワーモジュールは、以上のよ
うに構成されているので、即ち、主回路基板１１の上に
制御回路基板１５を積み重ねた積層構造を有するので、
この二つの基板の主面の間に相当の段差を生じ、それぞ
れの基板上にパワー半導体素子の実装と素子の実装とを
一括して行うことが困難であり、これらが別々の工程で
行われていたので、半導体パワーモジュールの製造工程
において多くの工数を要し、それに伴ってコスト高にな
るという問題点があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたものであり、主回路で発生する損失熱
を十分に放散することができると共に、耐ノイズ性に優
れ、かつ、製造工数が少なく、低コストで製造できる半
導体パワーモジュールを得ることを目的とする。
るためになされたものであり、主回路で発生する損失熱
を十分に放散することができると共に、耐ノイズ性に優
れ、かつ、製造工数が少なく、低コストで製造できる半
導体パワーモジュールを得ることを目的とする。
【００１０】
【課題を解決するための手段】第１の発明に係わる半導
体パワーモジュールは、金属板の一主面上に配設された
絶縁層上に、パワー半導体素子を載置した複数の主回路
導体領域を有する主回路ブロックおよび制御半導体素子
を載置した複数の制御回路導体領域を有する制御回路ブ
ロックを備えた半導体パワーモジュールにおいて、前記
主回路ブロックおよび前記制御回路ブロックが直線状の
分離帯で分離されると共に、前記パワー半導体素子およ
び前記制御半導体素子が前記直線状の分離帯に略平行に
配列されるように前記複数の主回路導体領域および前記
複数の制御回路導体領域が配設され、かつ、前記複数の
主回路導体領域の一端部が前記直線状の分離帯より離れ
る方向に導出されて主電流入出力用外部リード端子が形
成されたものである。
体パワーモジュールは、金属板の一主面上に配設された
絶縁層上に、パワー半導体素子を載置した複数の主回路
導体領域を有する主回路ブロックおよび制御半導体素子
を載置した複数の制御回路導体領域を有する制御回路ブ
ロックを備えた半導体パワーモジュールにおいて、前記
主回路ブロックおよび前記制御回路ブロックが直線状の
分離帯で分離されると共に、前記パワー半導体素子およ
び前記制御半導体素子が前記直線状の分離帯に略平行に
配列されるように前記複数の主回路導体領域および前記
複数の制御回路導体領域が配設され、かつ、前記複数の
主回路導体領域の一端部が前記直線状の分離帯より離れ
る方向に導出されて主電流入出力用外部リード端子が形
成されたものである。
【００１１】第２の発明に係わる半導体パワーモジュー
ルは、第１の発明に係わる半導体パワーモジュールにお
いて、複数の主回路導体領域および複数の制御回路導体
領域がそれぞれリードフレームにて形成され、外部リー
ド端子が前記主回路導体領域および前記制御回路導体領
域と一体のリード群にて形成されたものである。
ルは、第１の発明に係わる半導体パワーモジュールにお
いて、複数の主回路導体領域および複数の制御回路導体
領域がそれぞれリードフレームにて形成され、外部リー
ド端子が前記主回路導体領域および前記制御回路導体領
域と一体のリード群にて形成されたものである。
【００１２】第３の発明に係わる半導体パワーモジュー
ルは、第１または第２の発明に係わる半導体パワーモジ
ュールにおいて、主回路ブロックと制御回路ブロックと
を分離する直線状の分離帯上に帯状の導体領域が配設さ
れ、該帯状の導体領域が金属箔パターン若しくはリード
フレームにて形成され、接地し得るように構成されてい
るものである。
ルは、第１または第２の発明に係わる半導体パワーモジ
ュールにおいて、主回路ブロックと制御回路ブロックと
を分離する直線状の分離帯上に帯状の導体領域が配設さ
れ、該帯状の導体領域が金属箔パターン若しくはリード
フレームにて形成され、接地し得るように構成されてい
るものである。
【００１３】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１を図１〜図３に基づき説明する。図１は半導体パ
ワーモジュールにおける回路基板の平面図、図２は図１
に示した回路基板の断面図、図３は図１に示した半導体
パワーモジュールに載置された三相インバータの回路図
である。図中、従来例と同じ符号で示されたものは従来
例のそれと同一若しくは同等なものを示す。
形態１を図１〜図３に基づき説明する。図１は半導体パ
ワーモジュールにおける回路基板の平面図、図２は図１
に示した回路基板の断面図、図３は図１に示した半導体
パワーモジュールに載置された三相インバータの回路図
である。図中、従来例と同じ符号で示されたものは従来
例のそれと同一若しくは同等なものを示す。
【００１４】図１、図３において、ＩＧＢＴ１〜ＩＧＢ
Ｔ６は絶縁ゲート・バイポーラ・トランジスタ（以下、
パワー素子と記す）、Ｄ１〜Ｄ６はパワー素子ＩＧＢＴ
１〜ＩＧＢＴ６のそれぞれに逆並列に接続されたフライ
ホイルダイオード（以下、ダイオード素子と記す）、Ｉ
Ｃ１〜ＩＣ３はハイサイド側の、ＩＣ４はロウサイド側
の制御ＩＣ（以下、制御素子と記す）であり、それぞれ
対応するパワー素子ＩＧＢＴ１〜ＩＧＢＴ６のゲートに
接続されている。
Ｔ６は絶縁ゲート・バイポーラ・トランジスタ（以下、
パワー素子と記す）、Ｄ１〜Ｄ６はパワー素子ＩＧＢＴ
１〜ＩＧＢＴ６のそれぞれに逆並列に接続されたフライ
ホイルダイオード（以下、ダイオード素子と記す）、Ｉ
Ｃ１〜ＩＣ３はハイサイド側の、ＩＣ４はロウサイド側
の制御ＩＣ（以下、制御素子と記す）であり、それぞれ
対応するパワー素子ＩＧＢＴ１〜ＩＧＢＴ６のゲートに
接続されている。
【００１５】また、図１、図２において、１は絶縁金属
基板であり、金属板２、絶縁層３、銅箔パターン４にて
構成されており、銅箔パターン４は、パワー半導体素子
２０を搭載した主回路パターン部４ａ、制御半導体素子
２１を搭載した制御回路パターン部４ｂからなり、接続
線２２〜接続線２４により電気的に接続されている。５
は電力用リード、６は制御用リードであり、それぞれの
一端が主回路パターン部４ａ、制御回路パターン部４ｂ
に半田付けされている。７は絶縁金属基板１やパワー半
導体素子２０、制御半導体素子２１等を収納するケース
であり、電力用リード５、制御用リード６の他端がケー
ス７を貫通し、外部に露出して外部リード端子を形成し
ている。
基板であり、金属板２、絶縁層３、銅箔パターン４にて
構成されており、銅箔パターン４は、パワー半導体素子
２０を搭載した主回路パターン部４ａ、制御半導体素子
２１を搭載した制御回路パターン部４ｂからなり、接続
線２２〜接続線２４により電気的に接続されている。５
は電力用リード、６は制御用リードであり、それぞれの
一端が主回路パターン部４ａ、制御回路パターン部４ｂ
に半田付けされている。７は絶縁金属基板１やパワー半
導体素子２０、制御半導体素子２１等を収納するケース
であり、電力用リード５、制御用リード６の他端がケー
ス７を貫通し、外部に露出して外部リード端子を形成し
ている。
【００１６】なお、図２に示した回路基板の断面図で
は、図１、図３に示した６個のパワー素子ＩＧＢＴ１〜
ＩＧＢＴ６およびダイオード素子Ｄ１〜Ｄ６を総称して
パワー半導体素子２０として示し、制御用ＩＣである３
個のハイサイド側の制御素子ＩＣ１〜ＩＣ３、１個のロ
ウサイド側の制御素子ＩＣ４を総称して制御半導体素子
２１として示している。また、パワー素子ＩＧＢＴ１〜
ＩＧＢＴ６の主電流入力端子Ｐ、Ｎおよび主電流出力端
子Ｕ、Ｖ、Ｗを電力用リード５として、制御素子ＩＣ１
〜ＩＣ３の制御信号入力端子ＵP、ＶP、ＷP、ＵN、Ｖ
N、ＷNおよび接地用リードＧＮＤ等を制御用リード６と
して示している。
は、図１、図３に示した６個のパワー素子ＩＧＢＴ１〜
ＩＧＢＴ６およびダイオード素子Ｄ１〜Ｄ６を総称して
パワー半導体素子２０として示し、制御用ＩＣである３
個のハイサイド側の制御素子ＩＣ１〜ＩＣ３、１個のロ
ウサイド側の制御素子ＩＣ４を総称して制御半導体素子
２１として示している。また、パワー素子ＩＧＢＴ１〜
ＩＧＢＴ６の主電流入力端子Ｐ、Ｎおよび主電流出力端
子Ｕ、Ｖ、Ｗを電力用リード５として、制御素子ＩＣ１
〜ＩＣ３の制御信号入力端子ＵP、ＶP、ＷP、ＵN、Ｖ
N、ＷNおよび接地用リードＧＮＤ等を制御用リード６と
して示している。
【００１７】また、銅箔パターン４は、パワー半導体素
子２０、即ち、パワー素子ＩＧＢＴ１〜ＩＧＢＴ６等が
それぞれ載置され、半田付けされた導体領域およびその
電力入出力部としての導体領域からなる複数の主回路導
体領域を有する主回路ブロックとしての主回路パターン
部４ａと、制御半導体素子２１、即ち、制御素子ＩＣ１
〜ＩＣ４がそれぞれ載置され、半田付けされた導体領域
およびその制御信号入力部ならびに電源入力部としての
導体領域からなる複数の制御回路導体領域を有する制御
回路ブロックとしての制御回路パターン部４ｂとから構
成されている。
子２０、即ち、パワー素子ＩＧＢＴ１〜ＩＧＢＴ６等が
それぞれ載置され、半田付けされた導体領域およびその
電力入出力部としての導体領域からなる複数の主回路導
体領域を有する主回路ブロックとしての主回路パターン
部４ａと、制御半導体素子２１、即ち、制御素子ＩＣ１
〜ＩＣ４がそれぞれ載置され、半田付けされた導体領域
およびその制御信号入力部ならびに電源入力部としての
導体領域からなる複数の制御回路導体領域を有する制御
回路ブロックとしての制御回路パターン部４ｂとから構
成されている。
【００１８】そして、前記主回路ブロックと前記制御回
路ブロック、即ち、主回路パターン部４ａと制御回路パ
ターン部４ｂとは、絶縁金属基板１の一辺に略平行な、
即ち、図１の図面上の中央部上下に設けられた直線状の
分離帯Ｓで左右に分離して配置されている。
路ブロック、即ち、主回路パターン部４ａと制御回路パ
ターン部４ｂとは、絶縁金属基板１の一辺に略平行な、
即ち、図１の図面上の中央部上下に設けられた直線状の
分離帯Ｓで左右に分離して配置されている。
【００１９】さらに、パワー半導体素子２０としてパワ
ー素子ＩＧＢＴ１〜ＩＧＢＴ６および制御半導体素子２
１としての制御素子ＩＣ１〜ＩＣ４がそれぞれ前記直線
状の分離帯に略平行に直列に配列されるように前記複数
の主回路導体領域および前記複数の制御回路導体領域が
配設され、かつ、前記複数の主回路導体領域における直
線状の分離帯Ｓ側とは反対側の一端部が該直線状の分離
帯より離れる方向、即ち、絶縁金属基板１における前記
直線状の分離帯に平行な周辺側に導出され、その先端部
にパワー素子ＩＧＢＴ１〜ＩＧＢＴ６の主電流入出力用
外部リード端子Ｐ、Ｎ、Ｕ、Ｖ、Ｗが形成されている。
ー素子ＩＧＢＴ１〜ＩＧＢＴ６および制御半導体素子２
１としての制御素子ＩＣ１〜ＩＣ４がそれぞれ前記直線
状の分離帯に略平行に直列に配列されるように前記複数
の主回路導体領域および前記複数の制御回路導体領域が
配設され、かつ、前記複数の主回路導体領域における直
線状の分離帯Ｓ側とは反対側の一端部が該直線状の分離
帯より離れる方向、即ち、絶縁金属基板１における前記
直線状の分離帯に平行な周辺側に導出され、その先端部
にパワー素子ＩＧＢＴ１〜ＩＧＢＴ６の主電流入出力用
外部リード端子Ｐ、Ｎ、Ｕ、Ｖ、Ｗが形成されている。
【００２０】即ち、主回路パターン部４ａおよび制御回
路パターン部４ｂには、外部と接続のため、その一端部
がそれぞれ絶縁金属基板１の図面左右側の一辺に並列に
配列され、電力用リード５および制御用リード６の一端
部がそれぞれ半田付けにより接合され、他端部が絶縁金
属基板１の端縁からそれぞれ図面上左右に突出し、ケー
ス７を貫通して外部に露出し、外部リード端子を形成し
ている。なお、絶縁金属基板１を収納したケース７内は
樹脂封止されている。
路パターン部４ｂには、外部と接続のため、その一端部
がそれぞれ絶縁金属基板１の図面左右側の一辺に並列に
配列され、電力用リード５および制御用リード６の一端
部がそれぞれ半田付けにより接合され、他端部が絶縁金
属基板１の端縁からそれぞれ図面上左右に突出し、ケー
ス７を貫通して外部に露出し、外部リード端子を形成し
ている。なお、絶縁金属基板１を収納したケース７内は
樹脂封止されている。
【００２１】以上の構成により、制御素子ＩＣ１〜ＩＣ
４が外部からの信号を受け、駆動信号を対応するパワー
素子ＩＧＢＴ１〜ＩＧＢＴ６に出力し、各パワー素子Ｉ
ＧＢＴ１〜ＩＧＢＴ６が前記駆動信号の入力により、端
子Ｐ、Ｎからの直流入力をＯＮ、ＯＦＦし、端子Ｕ、
Ｖ、Ｗより負荷である三相モータ（図示せず）に任意の
周波数の交流出力を供給する。即ち、制御素子ＩＣ１、
制御素子ＩＣ４が外部制御信号の入力により対応するパ
ワー素子ＩＧＢＴ１、パワー素子ＩＧＢＴ４へそれぞれ
駆動信号を出力し、これらの駆動信号の入力によりパワ
ー素子ＩＧＢＴ１がＯＮ、パワー素子ＩＧＢＴ４がＯＦ
Ｆすることにより、端子Ｐから入力された主電流が端子
Ｕを介して三相モータ（図示せず）へ出力される。
４が外部からの信号を受け、駆動信号を対応するパワー
素子ＩＧＢＴ１〜ＩＧＢＴ６に出力し、各パワー素子Ｉ
ＧＢＴ１〜ＩＧＢＴ６が前記駆動信号の入力により、端
子Ｐ、Ｎからの直流入力をＯＮ、ＯＦＦし、端子Ｕ、
Ｖ、Ｗより負荷である三相モータ（図示せず）に任意の
周波数の交流出力を供給する。即ち、制御素子ＩＣ１、
制御素子ＩＣ４が外部制御信号の入力により対応するパ
ワー素子ＩＧＢＴ１、パワー素子ＩＧＢＴ４へそれぞれ
駆動信号を出力し、これらの駆動信号の入力によりパワ
ー素子ＩＧＢＴ１がＯＮ、パワー素子ＩＧＢＴ４がＯＦ
Ｆすることにより、端子Ｐから入力された主電流が端子
Ｕを介して三相モータ（図示せず）へ出力される。
【００２２】図１から明白であるように、パワー素子Ｉ
ＧＢＴ１〜ＩＧＢＴ６の電流経路は、主回路パターン部
４ａと制御回路パターン部４ｂとが入れ子にならないよ
うに直線状の分離帯Ｓで図面上左右に２分割し、相互に
離して配置したので、制御素子ＩＣ１〜ＩＣ４から隔た
っている。また、パワー素子ＩＧＢＴ１〜ＩＧＢＴ６を
直線状の分離帯Ｓに略平行に直列に配列するように前記
複数の主回路導体領域を配設し、それらの一端部を直線
状の分離帯Ｓより離れる方向に導出してパワー素子ＩＧ
ＢＴ１〜ＩＧＢＴ６の主電流入出力用外部リード端子
Ｐ、Ｎ、Ｕ、Ｖ、Ｗを形成すると共に、ハイサイド側の
パワー素子ＩＧＢＴ１〜ＩＧＢＴ３とローサイド側のパ
ワー素子ＩＧＢＴ４〜ＩＧＢＴ６との接続線２２が直線
状の分離帯Ｓに対してできるだけ直交する配置となるよ
うに考慮した。
ＧＢＴ１〜ＩＧＢＴ６の電流経路は、主回路パターン部
４ａと制御回路パターン部４ｂとが入れ子にならないよ
うに直線状の分離帯Ｓで図面上左右に２分割し、相互に
離して配置したので、制御素子ＩＣ１〜ＩＣ４から隔た
っている。また、パワー素子ＩＧＢＴ１〜ＩＧＢＴ６を
直線状の分離帯Ｓに略平行に直列に配列するように前記
複数の主回路導体領域を配設し、それらの一端部を直線
状の分離帯Ｓより離れる方向に導出してパワー素子ＩＧ
ＢＴ１〜ＩＧＢＴ６の主電流入出力用外部リード端子
Ｐ、Ｎ、Ｕ、Ｖ、Ｗを形成すると共に、ハイサイド側の
パワー素子ＩＧＢＴ１〜ＩＧＢＴ３とローサイド側のパ
ワー素子ＩＧＢＴ４〜ＩＧＢＴ６との接続線２２が直線
状の分離帯Ｓに対してできるだけ直交する配置となるよ
うに考慮した。
【００２３】また、制御素子ＩＣ１〜ＩＣ４も直線状の
分離帯Ｓに略平行に直列に配列するように前記複数の制
御回路導体領域を配設し、制御素子ＩＣ１〜ＩＣ４が対
応する制御対象のパワー素子ＩＧＢＴ１〜ＩＧＢＴ６と
の隔離距離を略等しくすると共に、できるだけ隔離され
るように考慮した。さらに、パワー素子ＩＧＢＴ１〜Ｉ
ＧＢＴ６と制御素子ＩＣ１〜ＩＣ４とを接続する接続線
２３は電気信号のみ伝達するものであり、前記主回路の
電流経路とは交叉しないように配線した。
分離帯Ｓに略平行に直列に配列するように前記複数の制
御回路導体領域を配設し、制御素子ＩＣ１〜ＩＣ４が対
応する制御対象のパワー素子ＩＧＢＴ１〜ＩＧＢＴ６と
の隔離距離を略等しくすると共に、できるだけ隔離され
るように考慮した。さらに、パワー素子ＩＧＢＴ１〜Ｉ
ＧＢＴ６と制御素子ＩＣ１〜ＩＣ４とを接続する接続線
２３は電気信号のみ伝達するものであり、前記主回路の
電流経路とは交叉しないように配線した。
【００２４】以上の結果として、制御素子ＩＣ１〜ＩＣ
４に対するパワー素子ＩＧＢＴ１〜ＩＧＢＴ６のＯＮ、
ＯＦＦに伴って発生するノイズの影響を少なくすること
ができた。即ち、パワー半導体素子２０は制御半導体素
子２１からの制御信号の入力により、高速でＯＮ、ＯＦ
Ｆのスイッチングを繰り返し、この際の急峻な電流変化
ｄｉ／ｄｔにより、パワー半導体素子２０及び主回路パ
ターン部４ａの周辺にノイズが発生するが、上記一連の
処置により、金属板２を介して制御半導体素子２１への
前記ノイズの伝播が阻止される。
４に対するパワー素子ＩＧＢＴ１〜ＩＧＢＴ６のＯＮ、
ＯＦＦに伴って発生するノイズの影響を少なくすること
ができた。即ち、パワー半導体素子２０は制御半導体素
子２１からの制御信号の入力により、高速でＯＮ、ＯＦ
Ｆのスイッチングを繰り返し、この際の急峻な電流変化
ｄｉ／ｄｔにより、パワー半導体素子２０及び主回路パ
ターン部４ａの周辺にノイズが発生するが、上記一連の
処置により、金属板２を介して制御半導体素子２１への
前記ノイズの伝播が阻止される。
【００２５】以上のように、実施の形態１においては、
銅箔パターン４を主回路パターン部４ａ、制御回路パタ
ーン部４ｂにて構成すると共にこれらを直線状の分離帯
Ｓで分離し、信号伝達線の配線等を前記主回路の電流経
路と交叉させない等の配慮により、図７に示した従来の
ものと比較して、耐ノイズ性を維持しつつ、積層構造を
有せず、構造が簡単のために製造工数を低減でき、さら
に、前記直線状の分離帯が存在するも、図１に示したご
とく主回路パターン部４ａおよび制御回路パターン部４
ｂのそれぞれを構成する各導体領域を相互に接近して配
置したことにより銅箔パターン４の、即ち、絶縁金属基
板１の省スペース化を図れ、小型で安価な半導体パワー
モジュールが得られる。
銅箔パターン４を主回路パターン部４ａ、制御回路パタ
ーン部４ｂにて構成すると共にこれらを直線状の分離帯
Ｓで分離し、信号伝達線の配線等を前記主回路の電流経
路と交叉させない等の配慮により、図７に示した従来の
ものと比較して、耐ノイズ性を維持しつつ、積層構造を
有せず、構造が簡単のために製造工数を低減でき、さら
に、前記直線状の分離帯が存在するも、図１に示したご
とく主回路パターン部４ａおよび制御回路パターン部４
ｂのそれぞれを構成する各導体領域を相互に接近して配
置したことにより銅箔パターン４の、即ち、絶縁金属基
板１の省スペース化を図れ、小型で安価な半導体パワー
モジュールが得られる。
【００２６】実施の形態２．この発明の実施の形態２を
図４に基づき説明する。図４は半導体パワーモジュール
における回路基板の断面を示す図である。図において、
１Ａは絶縁金属基板、８は絶縁層３に接着されたリード
フレームであり、絶縁金属基板１Ａは金属板２、絶縁層
３およびリードフレーム８にて構成されている。
図４に基づき説明する。図４は半導体パワーモジュール
における回路基板の断面を示す図である。図において、
１Ａは絶縁金属基板、８は絶縁層３に接着されたリード
フレームであり、絶縁金属基板１Ａは金属板２、絶縁層
３およびリードフレーム８にて構成されている。
【００２７】また、リードフレーム８は、パワー半導体
素子２０が載置され、半田付けされた導体領域としての
主回路リード部８ａと、制御半導体素子２１が載置さ
れ、半田付けされた導体領域としての制御回路リード部
８ｂとから構成され、主回路リード部８ａと制御回路リ
ード部８ｂとは直線状の分離帯Ｓで分離配置されてい
る。そして、主回路リード部８ａには絶縁金属基板１Ａ
の端縁から突出した電力入出力部としての電力用リード
８ｃが、制御回路リード部８ｂには同じく、制御信号入
力部ならびに電源入力部としての制御用リード８ｄが一
体に形成されている。
素子２０が載置され、半田付けされた導体領域としての
主回路リード部８ａと、制御半導体素子２１が載置さ
れ、半田付けされた導体領域としての制御回路リード部
８ｂとから構成され、主回路リード部８ａと制御回路リ
ード部８ｂとは直線状の分離帯Ｓで分離配置されてい
る。そして、主回路リード部８ａには絶縁金属基板１Ａ
の端縁から突出した電力入出力部としての電力用リード
８ｃが、制御回路リード部８ｂには同じく、制御信号入
力部ならびに電源入力部としての制御用リード８ｄが一
体に形成されている。
【００２８】即ち、直線状の分離帯Ｓを挟んで、主回路
リード部８ａが金属絶縁基板１Ａにおける図面左側に、
制御回路リード部８ｂが図面右側に配設され、また、主
回路リード部８ａおよび制御回路リード部８ｂには絶縁
金属基板１Ａの端縁からそれぞれ左右に突出した電力用
リード８ｃおよび制御用リード８ｄが形成され、接続線
２２〜２４により電気的に接続されている。なお、電力
用リード８ｃおよび制御用リード８ｄは絶縁金属基板１
Ａを収納したケース（図示せず）を貫通し、外部に露出
して外部リード端子を形成している。
リード部８ａが金属絶縁基板１Ａにおける図面左側に、
制御回路リード部８ｂが図面右側に配設され、また、主
回路リード部８ａおよび制御回路リード部８ｂには絶縁
金属基板１Ａの端縁からそれぞれ左右に突出した電力用
リード８ｃおよび制御用リード８ｄが形成され、接続線
２２〜２４により電気的に接続されている。なお、電力
用リード８ｃおよび制御用リード８ｄは絶縁金属基板１
Ａを収納したケース（図示せず）を貫通し、外部に露出
して外部リード端子を形成している。
【００２９】図２に示した実施の形態１のものとの相違
は、実施の形態１のものにおける銅箔パターン４、電力
用リード５および制御用リード６の代わりに、これらを
一体にリードフレーム８で構成し、金属板２上の絶縁層
３に接着した点にあり、その他の構成は実施の形態１の
ものと同じであり、実施の形態１のものと同様に耐ノイ
ズ性を確保しつつ、主回路リード部８ａと電力用リード
８ｃ、制御回路リード部８ｂと制御用リード８ｄが一体
構造であり、製造工数をさらに低減でき、安価に製造で
きるものが得られる。
は、実施の形態１のものにおける銅箔パターン４、電力
用リード５および制御用リード６の代わりに、これらを
一体にリードフレーム８で構成し、金属板２上の絶縁層
３に接着した点にあり、その他の構成は実施の形態１の
ものと同じであり、実施の形態１のものと同様に耐ノイ
ズ性を確保しつつ、主回路リード部８ａと電力用リード
８ｃ、制御回路リード部８ｂと制御用リード８ｄが一体
構造であり、製造工数をさらに低減でき、安価に製造で
きるものが得られる。
【００３０】実施の形態３．この発明の実施の形態３を
図５、図６に基づき説明する。図５は半導体パワーモジ
ュールにおける回路基板の平面図、図６は図５に示した
回路基板の断面図である。図５、図６において、１Ｂは
絶縁金属基板であり、金属板２、絶縁層３、銅箔パター
ン４Ｂにて構成されている。銅箔パターン４Ｂは、主回
路パターン部４ａと、制御回路パターン部４ｂと、主回
路パターン部４ａと制御回路パターン部４ｂとの間の直
線状の分離帯Ｓ上に設けられたＧＮＤ領域としてのＧＮ
Ｄ用パターン部４ｃとから構成されている。即ち、ＧＮ
Ｄ用パターン部４ｃは直線状の分離帯上に配設され、そ
の端子ＧＮＤが接地し得るように構成される。そして、
主回路パターン部４ａと制御回路パターン部４ｂとは、
少なくとも、ＧＮＤ用パターン部４ｃの幅に相当する所
定の間隔だけ相互に離して配置されている。
図５、図６に基づき説明する。図５は半導体パワーモジ
ュールにおける回路基板の平面図、図６は図５に示した
回路基板の断面図である。図５、図６において、１Ｂは
絶縁金属基板であり、金属板２、絶縁層３、銅箔パター
ン４Ｂにて構成されている。銅箔パターン４Ｂは、主回
路パターン部４ａと、制御回路パターン部４ｂと、主回
路パターン部４ａと制御回路パターン部４ｂとの間の直
線状の分離帯Ｓ上に設けられたＧＮＤ領域としてのＧＮ
Ｄ用パターン部４ｃとから構成されている。即ち、ＧＮ
Ｄ用パターン部４ｃは直線状の分離帯上に配設され、そ
の端子ＧＮＤが接地し得るように構成される。そして、
主回路パターン部４ａと制御回路パターン部４ｂとは、
少なくとも、ＧＮＤ用パターン部４ｃの幅に相当する所
定の間隔だけ相互に離して配置されている。
【００３１】図１、図２に示した実施の形態１としての
半導体パワーモジュールとの相違点は、主回路パターン
部４ａと制御回路パターン部４ｂとが図面上左右に分離
する直線状の分離帯Ｓ上にＧＮＤ領域としてのＧＮＤ用
パターン部４ｃが挿入、配置されている点にあり、その
他の構成は実施の形態１のものと同一である。したがっ
て、実施の形態３においては、実施の形態１のものが有
する効果に加えるに、ＧＮＤ用パターン部４ｃを挿入
し、これを接地することにより、制御半導体素子２１へ
の前記ノイズの伝播の阻止効果が増大し、耐ノイズ性の
極めて優れたものが得られる。
半導体パワーモジュールとの相違点は、主回路パターン
部４ａと制御回路パターン部４ｂとが図面上左右に分離
する直線状の分離帯Ｓ上にＧＮＤ領域としてのＧＮＤ用
パターン部４ｃが挿入、配置されている点にあり、その
他の構成は実施の形態１のものと同一である。したがっ
て、実施の形態３においては、実施の形態１のものが有
する効果に加えるに、ＧＮＤ用パターン部４ｃを挿入
し、これを接地することにより、制御半導体素子２１へ
の前記ノイズの伝播の阻止効果が増大し、耐ノイズ性の
極めて優れたものが得られる。
【００３２】なお、実施の形態３においては、ＧＮＤ用
パターン部４ｃを主回路パターン部４ａおよび制御回路
パターン部４ｂと共に銅箔パターン４Ｂで形成したが、
これを、図４に示した実施の形態３における主回路リー
ド部８ａおよび制御回路リード部８ｂと共にリードフレ
ーム８で形成しても同様なノイズ伝播の阻止効果が得ら
れる。
パターン部４ｃを主回路パターン部４ａおよび制御回路
パターン部４ｂと共に銅箔パターン４Ｂで形成したが、
これを、図４に示した実施の形態３における主回路リー
ド部８ａおよび制御回路リード部８ｂと共にリードフレ
ーム８で形成しても同様なノイズ伝播の阻止効果が得ら
れる。
【００３３】また、実施の形態３においては、ＧＮＤ用
パターン部４ｃに専用の接地端子ＧＮＤを設けたが、こ
の専用の接地端子ＧＮＤは必ずしも必要でなく、直線状
のＧＮＤ用パターン部４ｃにおける両端部を絶縁層３に
形成したスルーホール（図示せず）を介して金属板２と
直接接続し、該金属板２を介して接地しても同様な効果
が得られる。
パターン部４ｃに専用の接地端子ＧＮＤを設けたが、こ
の専用の接地端子ＧＮＤは必ずしも必要でなく、直線状
のＧＮＤ用パターン部４ｃにおける両端部を絶縁層３に
形成したスルーホール（図示せず）を介して金属板２と
直接接続し、該金属板２を介して接地しても同様な効果
が得られる。
【００３４】なお、実施の形態１〜実施の形態３におい
て、制御半導体素子２１として裸のチップを用いたが、
制御半導体素子２１は裸のチップに限定されるものでは
なく、パッケージされたＩＣであってもよい。
て、制御半導体素子２１として裸のチップを用いたが、
制御半導体素子２１は裸のチップに限定されるものでは
なく、パッケージされたＩＣであってもよい。
【００３５】また、実施の形態１〜実施の形態３におい
て、電力用リード５、８ｃおよび制御用リード６、８ｄ
等を絶縁金属基板１、１Ａ、１Ｂ等の端縁からそれぞれ
図面上左右に突出させ、ケース７等の側壁を貫通させた
ものを例示したが、電力用リード５、８ｃおよび制御用
リード６、８ｄ等は、ケース（図示せず）内にて折曲
げ、該ケースの開口面より外部に露出させ、外部リード
端子を形成してもよいことは言うまでもない。
て、電力用リード５、８ｃおよび制御用リード６、８ｄ
等を絶縁金属基板１、１Ａ、１Ｂ等の端縁からそれぞれ
図面上左右に突出させ、ケース７等の側壁を貫通させた
ものを例示したが、電力用リード５、８ｃおよび制御用
リード６、８ｄ等は、ケース（図示せず）内にて折曲
げ、該ケースの開口面より外部に露出させ、外部リード
端子を形成してもよいことは言うまでもない。
【００３６】
【発明の効果】第１の発明によれば、金属板の一主面上
に配設された絶縁層上において、パワー半導体素子を載
置した複数の主回路導体領域からなる主回路ブロックと
制御半導体素子を載置した複数の制御回路導体領域から
なる制御回路ブロックとの間を直線状の分離帯で分離す
ると共に、前記パワー半導体素子および前記制御半導体
素子が前記直線状の分離帯に略平行に配列されるように
前記複数の主回路導体領域および前記複数の制御回路導
体領域を配設し、かつ、前記複数の主回路導体領域の一
端部を前記直線状の分離帯より離れる方向に導出して主
電流入出力用外部リード端子を形成したので、前記パワ
ー半導体素子で発生するノイズの前記制御半導体素子へ
の伝播を阻止すると共に、前記パワー半導体素子および
前記制御半導体素子を同一平面上に配設して部品実装を
容易とし、さらに、前記直線状の分離帯が存在するも各
ブロック内においては各導体領域を接近して配置したこ
とにより、耐ノイズ性を維持しつつ小型で安価な半導体
パワーモジュールが得られる効果がある。
に配設された絶縁層上において、パワー半導体素子を載
置した複数の主回路導体領域からなる主回路ブロックと
制御半導体素子を載置した複数の制御回路導体領域から
なる制御回路ブロックとの間を直線状の分離帯で分離す
ると共に、前記パワー半導体素子および前記制御半導体
素子が前記直線状の分離帯に略平行に配列されるように
前記複数の主回路導体領域および前記複数の制御回路導
体領域を配設し、かつ、前記複数の主回路導体領域の一
端部を前記直線状の分離帯より離れる方向に導出して主
電流入出力用外部リード端子を形成したので、前記パワ
ー半導体素子で発生するノイズの前記制御半導体素子へ
の伝播を阻止すると共に、前記パワー半導体素子および
前記制御半導体素子を同一平面上に配設して部品実装を
容易とし、さらに、前記直線状の分離帯が存在するも各
ブロック内においては各導体領域を接近して配置したこ
とにより、耐ノイズ性を維持しつつ小型で安価な半導体
パワーモジュールが得られる効果がある。
【００３７】また、第２の発明によれば、第１の発明に
よる半導体パワーモジュールにおける複数の主回路導体
領域および複数の制御回路導体領域をそれぞれリードフ
レームにて形成し、リード群で主電流の入出力端子部を
形成したので、前記主回路導体領域および制御回路導体
領域とそれぞれの外部リード端子とが一体のシンプルな
構造であり、製造工数を低減でき、さらに生産性の優れ
た半導体パワーモジュールが得られる効果がある。
よる半導体パワーモジュールにおける複数の主回路導体
領域および複数の制御回路導体領域をそれぞれリードフ
レームにて形成し、リード群で主電流の入出力端子部を
形成したので、前記主回路導体領域および制御回路導体
領域とそれぞれの外部リード端子とが一体のシンプルな
構造であり、製造工数を低減でき、さらに生産性の優れ
た半導体パワーモジュールが得られる効果がある。
【００３８】また、第３の発明によれば、第１または第
２の発明による半導体パワーモジュールにおける主回路
ブロックと制御回路ブロックとを分離する直線状の分離
帯上に、金属箔パターン若しくはリードフレームにて形
成すると共に接地し得るように構成した帯状の導体領域
を形成したので、主回路で発生するノイズによる制御回
路の誤動作をより確実に防止できる耐ノイズ性が優れた
半導体パワーモジュールが得られる効果がある。
２の発明による半導体パワーモジュールにおける主回路
ブロックと制御回路ブロックとを分離する直線状の分離
帯上に、金属箔パターン若しくはリードフレームにて形
成すると共に接地し得るように構成した帯状の導体領域
を形成したので、主回路で発生するノイズによる制御回
路の誤動作をより確実に防止できる耐ノイズ性が優れた
半導体パワーモジュールが得られる効果がある。
【図１】 この発明の実施の形態１としての半導体パワ
ーモジュールにおける回路基板の平面図である。
ーモジュールにおける回路基板の平面図である。
【図２】 図１に示した回路基板の断面図である。
【図３】 図１に示した半導体パワーモジュールに載置
された三相インバータの回路図である。
された三相インバータの回路図である。
【図４】 この発明の実施の形態２としての半導体パワ
ーモジュールにおける回路基板の断面図である。
ーモジュールにおける回路基板の断面図である。
【図５】 この発明の実施の形態３としての半導体パワ
ーモジュールにおける回路基板の平面図である。
ーモジュールにおける回路基板の平面図である。
【図６】 図５に示した回路基板の断面図である。
【図７】 従来の半導体パワーモジュールにおける回路
基板の断面図である。
基板の断面図である。
１、１Ａ、１Ｂ 絶縁金属基板、２ 金属板、３ 絶縁
層、４、４Ｂ 銅箔パターン、４ａ 主回路パターン
部、４ｂ 制御回路パターン部、４ｃ ＧＮＤ用パター
ン部、５ 制御用リード、６ 電力用リード、７ ケー
ス、８ リードフレーム、２０ パワー半導体素子、２
１ 制御半導体素子
層、４、４Ｂ 銅箔パターン、４ａ 主回路パターン
部、４ｂ 制御回路パターン部、４ｃ ＧＮＤ用パター
ン部、５ 制御用リード、６ 電力用リード、７ ケー
ス、８ リードフレーム、２０ パワー半導体素子、２
１ 制御半導体素子
Claims (3)
- 【請求項１】 金属板の一主面上に配設された絶縁層上
に、パワー半導体素子を載置した複数の主回路導体領域
を有する主回路ブロックおよび制御半導体素子を載置し
た複数の制御回路導体領域を有する制御回路ブロックを
備えた半導体パワーモジュールにおいて、前記主回路ブ
ロックおよび前記制御回路ブロックは直線状の分離帯で
分離されると共に、前記パワー半導体素子および前記制
御半導体素子が前記直線状の分離帯に略平行に配列され
るように前記複数の主回路導体領域および前記複数の制
御回路導体領域が配設され、かつ、前記複数の主回路導
体領域の一端部が前記直線状の分離帯より離れる方向に
導出されて主電流入出力用外部リード端子が形成された
ことを特徴とする半導体パワーモジュール。 - 【請求項２】 請求項１に記載の半導体パワーモジュー
ルにおいて、複数の主回路導体領域および複数の制御回
路導体領域はそれぞれリードフレームにて形成され、外
部リード端子が前記主回路導体領域および前記制御回路
導体領域と一体のリード群にて形成されたことを特徴と
する半導体パワーモジュール。 - 【請求項３】 請求項１または請求項２に記載の半導体
パワーモジュールにおいて、主回路ブロックと制御回路
ブロックとを分離する直線状の分離帯上に帯状の導体領
域が配設され、該帯状の導体領域が金属箔パターン若し
くはリードフレームにて形成され、接地し得るように構
成されていることを特徴とする半導体パワーモジュー
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30548498A JP3941266B2 (ja) | 1998-10-27 | 1998-10-27 | 半導体パワーモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30548498A JP3941266B2 (ja) | 1998-10-27 | 1998-10-27 | 半導体パワーモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000133768A true JP2000133768A (ja) | 2000-05-12 |
| JP3941266B2 JP3941266B2 (ja) | 2007-07-04 |
Family
ID=17945723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30548498A Expired - Lifetime JP3941266B2 (ja) | 1998-10-27 | 1998-10-27 | 半導体パワーモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3941266B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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