JPH06301628A

JPH06301628A - 電子計算機

Info

Publication number: JPH06301628A
Application number: JP8322693A
Authority: JP
Inventors: Hiroyuki Yasuda; 弘幸安田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-04-09
Filing date: 1993-04-09
Publication date: 1994-10-28

Abstract

(57)【要約】【目的】記憶装置に対するアクセスにともなうＣＰＵ
の処理負担を軽減し、ＣＰＵを効率的に利用することが
できる電子計算機を提供する。【構成】ＣＰＵ８は、たとえば、メモリ６上の所定の
アドレスに対してデータの書込み行う場合に、機能実現
部４に対して、アドレス信号Ｓ２０、データ信号Ｓ２
２、制御信号Ｓ３０を出力する。機能実現部４は、アド
レス信号Ｓ２０で示されるアドレスのデータを識別し、
例外処理を行うか否かを判断し、行わないと判断した場
合はデータ信号Ｓ２４および制御信号Ｓ２８をメモリ６
に出力し、アドレス信号Ｓ２０で指定されるアドレスに
記憶させる。一方、例外処理を行う場合には、割込信号
Ｓ３０をＣＰＵ８に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵ（Central Proc
essing Unit)がアクセスするメモリアドレスに記憶され
た情報に応じて、例外処理を実行するか否かを判断する
機能を有する記憶装置に関する。

【０００２】

【従来の技術】たとえば、リスト構造のデータには、図
５に示すように、機能データと情報データとが含まれ
る。機能データは、たとえば、情報データが何箇所から
参照されているか、また、情報データの処理内容などを
示すデータである。このようなリスト構造のデータが記
憶されたメモリの所定アドレスに対してＣＰＵが読込お
よび書込などのアクセスを行う場合に、ＣＰＵはアクセ
スを行うアドレスに記憶されたデータを読込み、たとえ
ば、読込まれたデータに含まれる機能データを解析し、
例外処理を行うか否かを判断する場合がある。また、リ
スト構造のデータ以外のデータに関しても、書換禁止お
よびアクセス可能なユーザＩＤなどを含む機能データと
情報データとを有し、機能データの内容に基づいて情報
データに対する処理が実行される場合がある。

【０００３】以下、従来の電子計算機における上述した
処理を説明する。図１０（Ａ）は、従来の電子計算機に
おけるメモリアクセス処理を説明するための図である。
図１０（Ｂ）は、従来の電子計算機のＣＰＵのデータ読
込み時における処理のフローチャート図である。図１０
（Ａ），（Ｂ）に示すように、ＣＰＵ８は、メモリ６の
所定アドレスからデータを読み込む際に、アドレス信号
および読込を示す制御信号をメモリ６に出力し、メモリ
６の上記アドレスに記憶されたデータ信号を入力する。
そして、ＣＰＵ８は、このデータ信号を解析し、例外処
理を行うか否かを判断し、行うと判断した場合には例外
処理を行う。

【０００４】図１０（Ｃ）は、従来の電子計算機のＣＰ
Ｕのデータ書込み時における処理のフローチャート図で
ある。図１０（Ｃ）に示すように、ＣＰＵ８は、メモリ
６の所定アドレスにデータを書込む際に、先ず、アドレ
ス信号および書込を示す制御信号をメモリ６に出力し、
メモリ６の上記アドレスに記憶されたデータ信号を入力
する。そして、ＣＰＵ８は、このデータ信号を解析し、
例外処理を行うか否かを判断し、行うと判断した場合に
は例外処理を行い、行わないと判断した場合には、書込
を行うデータ信号をメモリ６に出力し、メモリ６の上記
アドレスに記憶させる。

【０００５】

【発明が解決しようとする課題】しかし、上述した従来
の電子計算機におけるＣＰＵ８のメモリアクセス処理で
は、ＣＰＵ８が例外処理を行うか否かを判断した際に、
通常、例外処理を行わないと判断する場合の方が、行う
と判断する場合より頻繁に発生する。そのため、ＣＰＵ
８が、常に、上述した例外処理の判断に関連する処理を
実行するのは、高価なＣＰＵの効率的利用という観点か
らみると問題がある。

【０００６】本発明は、上述した従来技術の問題に鑑み
てなされ、記憶装置に対するアクセスにともなうＣＰＵ
の処理負担を軽減し、ＣＰＵを効率的に利用することが
できる電子計算機を提供することを目的とする。

【０００７】

【課題を解決するための手段】上述した従来技術の問題
を解決し上述した目的を達成するために、本発明の電子
計算機では、演算制御手段と記憶手段との間に設けら
れ、前記演算制御手段から前記記憶手段の所定のアドレ
スに対してのアクセス指示を入力し、該アドレスに記憶
された前記データの前記機能データ部の内容を識別し、
所定の条件を満たすと判断した場合に、前記アドレスに
対して、前記演算制御手段からのアクセス指示に応じて
アクセスを実行し、前記所定の条件を満たさないと判断
した場合に、前記演算制御手段に対して例外処理を行う
ことを指示する割込信号を出力する機能実現手段を有す
ることを特徴とする。

【０００８】また、本発明の電子計算機の前記機能実現
手段は、たとえば、複数の前記演算制御手段からそれぞ
れ前記アクセス指示を入力し、前記所定の条件を満たさ
ないと判断した場合に、前記アクセス指示を入力した前
記演算制御手段に対して例外処理を行うことを指示する
割込信号を出力する。

【０００９】また、本発明の電子計算機の前記機能実現
手段は、たとえば、複数の前記演算制御手段からそれぞ
れ前記アクセス指示を入力し、複数の演算制御手段から
同時にアクセス指示を入力した場合に、予め記憶された
前記演算制御手段の優先順位に従い、これらのアクセス
指示に基づく処理を順次、実行する。

【００１０】また、本発明の電子計算機の前記機能実現
手段が行う前記判断に関する条件は、前記演算制御手段
からの設定指示に基づいて、設定される。

【００１１】また、本発明の電子計算機の前記機能実現
手段は、たとえば、前記演算制御手段からのバイパス指
示に基づいて、前記演算制御手段の前記記憶手段の所定
アドレスに対してのアクセス指示を、直接、前記記憶手
段に出力する。

【００１２】さらに、本発明の電子計算機では、たとえ
ば、前記記憶手段および前記機能実現手段は周辺機器の
内部に設けられる。

【００１３】

【作用】本発明の電子計算機では、演算手段が記憶手段
の所定のアドレスに対してアクセスを行う場合に、演算
手段から機能実現部に対してアクセス指示が出力され
る。機能実現部に、演算手段からアクセス指示が入力さ
れると、記憶手段のアクセス指示で示されたアドレスに
記憶されたデータの機能データが読込まれ、その内容が
識別される。そして、機能実現部によって、所定の条件
を満たすと判断されると、記憶手段に対して演算手段か
らの前記アクセス指示に応じたアクセスが実行される。

【００１４】

【実施例】第１実施例について説明する。図１は、本実
施例の電子計算機の構成図である。図１に示すように、
本実施例の電子計算機は、ＣＰＵ８および記憶装置２で
構成される。また、記憶装置２は、機能実現部４および
メモリ６で構成され、機能実現部４がＣＰＵ８と接続さ
れている。

【００１５】ＣＰＵ８は、たとえば、予め作成されたプ
ログラムに応じた演算を行い、必要に応じて記憶装置２
にアクセスし、データの書込および読込を行う。このと
き、ＣＰＵ８は通常のメモリに対して行うのと同一の方
法で機能実現部４にアクセスする。ＣＰＵ８は、メモリ
６にデータを書き込む際に、書き込みを行うデータを示
すデータ信号Ｓ２２、データを記憶させるメモリ６のア
ドレスを示すアドレス信号Ｓ２０および所定の制御信号
Ｓ２６を機能実現部４に出力する。そして、機能実現部
４は後述するように、ＣＰＵ８からの入力に応じて、ア
ドレス信号Ｓ２０、データ信号Ｓ２４および制御信号Ｓ
２８をメモリ６に出力する。

【００１６】一方、ＣＰＵ８は、データをメモリ６から
読み込む際に、読込みを示す制御信号Ｓ２６および読込
みを行うデータが記憶されたメモリ６のアドレスを示す
アドレス信号Ｓ２０を機能実現部４に出力する。そし
て、機能実現部４は、後述するように、ＣＰＵ８からの
入力に応じて、アドレス信号Ｓ２０および制御信号Ｓ２
８をメモリ６に出力し、所望のデータに応じたデータ信
号Ｓ２４をメモリ６から入力する。その後、機能実現部
４は、データ信号Ｓ２２および割込信号Ｓ３０をＣＰＵ
８に出力する。

【００１７】メモリ６は、たとえば、ハードディスク装
置またはプリンタの内部メモリなどの周辺機器のメモリ
であり、上述した図５に示すようなフォーマットを有す
るリスト構造のデータを記憶する。メモリ６は、機能実
現部４から読込を示す制御信号Ｓ２８およびアドレス信
号Ｓ２０を入力すると、アドレス信号Ｓ２０で示される
アドレスに記憶されたデータ信号Ｓ２４を機能実現部４
に出力する。また、メモリ６は、機能実現部４から書込
を示す制御信号Ｓ２８、アドレス信号Ｓ２０およびデー
タ信号Ｓ２４を入力すると、アドレス信号Ｓ２０で示さ
れるアドレスにアドレス信号Ｓ２０を記憶する。

【００１８】機能実現部４について説明する。図２は、
機能実現部４の構成図である。図２に示すように、機能
実現部４は、メモリ制御部４ａ、レジスタ４ｂおよびセ
レクタ４ｃで構成される。

【００１９】メモリ制御部４ａは、メモリ６のデータを
読込むことを示す制御信号Ｓ２６をＣＰＵ８から入力す
ると、読込を示す制御信号Ｓ２８をメモリ６に出力す
る。そして、メモリ制御部４ａは、メモリ６から読込み
に応じたデータ信号Ｓ２４を入力し、このデータ信号Ｓ
２４を解析し、例外処理を行うか否かを判断する。メモ
リ制御部４ａがこの判断を行う際に用いる判断基準は、
たとえば、メモリ６に対してアクセスを示す制御信号Ｓ
２６をＣＰＵ８から入力する前に予め、ＣＰＵ８からの
制御信号Ｓ２６によって指定される。このとき、メモリ
制御部４ａは、例外処理を行うと判断した場合には、割
込信号Ｓ３０をＣＰＵ８に出力する。

【００２０】また、メモリ制御部４ａは、メモリ６にデ
ータを書込むことを示す制御信号Ｓ２６をＣＰＵ８から
入力すると、読込を示す制御信号Ｓ２８をメモリ６に出
力する。そして、メモリ制御部４ａは、アドレス信号Ｓ
２０で示されるアドレスに記憶されたデータ信号Ｓ２４
をメモリ６から入力し、このデータ信号Ｓ２４に含まれ
る機能データを解析し、例外処理を行うか否かを判断す
る。このとき、メモリ制御部４ａは、例外処理を行うと
判断した場合には、割込信号Ｓ３０をＣＰＵ８に出力す
る。一方、メモリ制御部４ａは、例外処理を行わない場
合には、ＣＰＵ８からのデータ信号Ｓ２２を選択してＣ
ＰＵ８に出力することを示す選択信号Ｓ３２をセレクタ
４ｃに出力し、また、書込を示す制御信号Ｓ２８をＣＰ
Ｕ８に出力する。

【００２１】さらにメモリ制御部４ａは、ＣＰＵ８から
の制御信号Ｓ２６の内容に応じて、レジスタ４ｂ対し
て、記憶データをメモリ制御部４ａまたはセレクタ４ｃ
に出力することを示す制御信号Ｓ３４を出力する。

【００２２】レジスタ４ｂは、メモリ６からのデータ信
号Ｓ２４を一時的に記憶し、メモリ制御部４ａからの制
御信号Ｓ３４の内容に応じて、記憶データをＣＰＵ８お
よびセレクタ４ｃに出力する。

【００２３】セレクタ４ｃは、メモリ制御部４ａからの
切換信号Ｓ３２の内容に応じて、メモリ６からのデータ
信号Ｓ２２と、レジスタ４ｂからのデータ信号Ｓ３６と
を選択的にメモリ６に出力する。

【００２４】ＣＰＵ８がメモリ６の記憶データを読み込
むときの機能実現部４における処理について説明する。
図３は、このときの機能実現部４における処理のフロー
チャート図である。ステップＳ１：メモリ制御部４ａにＣＰＵ８から読込を
示す制御信号Ｓ２６が入力されると、ステップＳ２の処
理が実行される。このとき、制御信号２６とともに、Ｃ
ＰＵ８からアドレス信号Ｓ２０が出力され、このアドレ
ス信号Ｓ２０は、そのままメモリ６に出力される。

【００２５】ステップＳ２：メモリ制御部４ａから、メ
モリ６に対して読込を示す制御信号Ｓ２８が出力され
る。

【００２６】ステップＳ３：メモリ６に、メモリ制御部
４ａから制御信号Ｓ２８が入力されると、アドレス信号
Ｓ２０で示されるアドレスに記憶されたデータが、デー
タ信号Ｓ２４としてメモリ制御部４ａおよびレジスタ４
ｂに出力されるとともに、データ信号Ｓ２２としてセレ
クタ４ｃを介してＣＰＵ８に出力される。レジスタ４ｂ
には、メモリ６からのデータ信号Ｓ２２が記憶される。
一方、ＣＰＵ８は、機能実現部４から入力したデータ信
号Ｓ２２を用いて処理を行う。

【００２７】ステップＳ４：メモリ制御部４ａによって
ステップＳ３で入力されたデータ信号Ｓ２４に含まれる
機能データの内容が解析され、例外処理が行われるか否
かが判断される。

【００２８】ステップＳ５：ステップＳ４でメモリ制御
部４ａによって例外処理が行われると判断された場合に
はステップＳ６の処理が実行され、例外処理が行われな
いと判断された場合には機能実現部４における処理は終
了する。

【００２９】ステップＳ６：メモリ制御部４ａから割込
信号Ｓ３０がＣＰＵ８に出力される。ＣＰＵ８は、メモ
リ制御部４ａから割込信号Ｓ３０を入力すると、たとえ
ば、実行中の処理を中断し、例外処理を実行する。この
とき、ＣＰＵ８は、レジスタ４ｂに記憶されたデータを
読込むことで、例外処理を行うことが必要となった要因
およびメモリ６へのアクセス状態などを識別することが
でき、識別結果に基づいて、適切な例外処理を実行する
ことができる。

【００３０】上述したように本実施例の記憶装置２を用
いれば、ＣＰＵ８がメモリからデータを読み込む際に、
ＣＰＵ８は通常のメモリに対して行うのと同一の方法で
機能実現部４にアクセスする。そして、機能実現部４
は、ＣＰＵ８からの読込み指示に応じて、メモリ６から
データを読込み、読込んだデータに基づいて例外処理を
行うか否かを判断する。そのため、ＣＰＵ８では、例外
処理を行うか否かの判断を行う必要がなく、ＣＰＵ８に
おける処理の効率化が図れる。

【００３１】たとえば、ＣＰＵ８が予め作成されたプロ
グラムに基づいて処理を行う場合には、プログラムに例
外処理を行うか否かの判断を含める必要がなくなる。そ
のため、例外処理が行われない場合には、ＣＰＵ８がプ
ログラムを処理する時間は、従来の例外処理を行うか否
かの判断を含むプログラムを処理する場合の時間に比べ
て、短縮される。一方、例外処理を行うことが必要な場
合には、機能実現部４からＣＰＵ８に対して割込信号Ｓ
３０が出力されるため、ＣＰＵ８は例外処理を適切に実
行することができる。

【００３２】ＣＰＵ８がメモリ６にデータを書込むとき
のメモリ制御部４ａにおける処理について説明する。図
４は、このときの機能実現部４における処理のフローチ
ャート図である。ステップＳ１１：メモリ制御部４ａにＣＰＵ８から書込
を示す制御信号Ｓ２６が入力されると、ステップＳ２の
処理が実行される。このとき、制御信号Ｓ２６ととも
に、ＣＰＵ８からアドレス信号Ｓ２０が出力され、この
アドレス信号Ｓ２０はそのままメモリ６に出力される。
同時に、ＣＰＵ８からセレクタ４ｃに対してデータ信号
Ｓ２２が出力される。

【００３３】ステップＳ１２：メモリ制御部４ａからメ
モリ６に対して読込を示す制御信号Ｓ２８が出力され
る。

【００３４】ステップＳ１３：メモリ６に、メモリ制御
部４ａから制御信号Ｓ２８が入力されると、アドレス信
号Ｓ２０で示されるアドレスに記憶されたデータがデー
タ信号Ｓ２４として、メモリ制御部４ａおよびレジスタ
４ｂに出力される。レジスタ４ｂには、メモリ６からの
データ信号Ｓ２２が記憶される。

【００３５】ステップＳ１４：メモリ制御部４ａによっ
てステップＳ１３で入力されたデータ信号Ｓ２４に含ま
れる機能データが解析され、例外処理が行われるか否か
が判断される。

【００３６】ステップＳ１５：ステップＳ１４でメモリ
制御部４ａによって例外処理が行われると判断された場
合にはステップＳ１６の処理が実行され、例外処理が行
われないと判断された場合にはステップＳ１７における
処理が実行される。

【００３７】ステップＳ１６：メモリ制御部４ａから、
割込信号Ｓ３０がＣＰＵ８に出力される。ＣＰＵ８は、
メモリ制御部４ａから割込信号Ｓ３０を入力すると、た
とえば、実行中の処理を中断し、例外処理を実行する。
このとき、ＣＰＵ８は、レジスタ４ｂに記憶されたデー
タを読込むことで、例外処理を行うことが必要となった
要因およびメモリ６へのアクセス状態などを識別するこ
とができ、識別結果に基づいて、適切な例外処理を実行
することができる。

【００３８】ステップＳ１７：メモリ制御部４ａからセ
レクタ４ｃに対してＣＰＵ８からのデータ信号Ｓ２２を
選択することを示す制御信号Ｓ３２が出力され、データ
信号Ｓ２２がメモリ６に出力される。それと同時に、メ
モリ制御部４ａからメモリ６に対して、書込を示す制御
信号Ｓ２８が出力される。メモリ６に、メモリ制御部４
ａからの制御信号Ｓ２８およびセレクタ４ｃからのデー
タ信号Ｓ２２が入力されると、このデータ信号Ｓ２２が
アドレス信号Ｓ２０で示されるアドレスに記憶される。

【００３９】上述したように、本実施例の記憶装置２を
用いれば、ＣＰＵ８がメモリ６にデータを書込む際に、
ＣＰＵ８は、通常のメモリに対して行うのと同一の方法
で機能実現部４にアクセスする。そして、機能実現部４
は、ＣＰＵ８からの書込指示に応じて、メモリ６からデ
ータを読込み、読込んだデータに基づいて例外処理を行
うか否かを判断する。そのため、上述した読込みの際と
同様に、ＣＰＵ８では、例外処理を行うか否かの判断を
行う必要がなく、ＣＰＵ８における処理の効率化が図れ
る。つまり、例外処理を行うことが必要な場合には、機
能実現部４は割込信号Ｓ３０をＣＰＵ８に出力し、ＣＰ
Ｕ８からのデータ信号Ｓ２２のメモリ６への出力は行わ
ない。一方、例外処理を行うことが必要でない場合に
は、機能実現部４は、ＣＰＵ８からのデータ信号Ｓ２２
をメモリ６への出力を行う。

【００４０】第２実施例について説明する。図６は、本
実施例の電子計算機の構成図である。図６に示すよう
に、本実施例の電子計算機は、ＣＰＵ８ａ，８ｂおよび
記憶装置２で構成されている。記憶装置２は、図１に示
す記憶装置２と同一の構成であるが、機能実現部４がＣ
ＰＵ８ａ，８ｂと接続されている。ＣＰＵ８ａ，８ｂ
は、図１に示すＣＰＵ８と同一の処理をメモリ制御部４
ａに対して行う。また、メモリ６も図１に示すメモリ６
と同一である。機能実現部４は、ＣＰＵ８ａ，８ｂから
の入力信号に対して、図１に示す機能実現部４とほぼ同
一の処理を行うが、ＣＰＵ８ａ，８ｂから同時にメモリ
６に対してのアクセス信号を入力した場合に、予め定め
られた条件に基づいて、順次、処理を行う。

【００４１】図７は、機能実現部４における処理のフロ
ーチャート図である。ステップＳ２１：機能実現部４にＣＰＵ８ａから、読込
または書込を示す制御信号Ｓ２６ａが入力されると、ス
テップＳ２２の処理が実行される。

【００４２】ステップＳ２５：機能実現部４にＣＰＵ８
ｂから、読込または書込を示す制御信号Ｓ２６ｂが入力
されると、ステップＳ２２の処理が実行される。

【００４３】ステップＳ２２：機能実現部４によって、
ステップＳ２１，２２においてＣＰＵ８ａ，８ｂからの
制御信号Ｓ２６ａ，２６ｂが同時に入力されたか否かか
が判断され、同時に入力されたと判断された場合にはス
テップＳ２３の処理が実行され、同時に入力されていな
いと判断された場合にはステップＳ２６の処理が実行さ
れる。

【００４４】ステップＳ２３：機能実現部４によって、
予め決定されたＣＰＵ８ａ，８ｂの優先順位に基づい
て、ＣＰＵ８ａ，８ｂからの制御信号Ｓ２６ａ，２６ｂ
に基づく処理の実行順序が決定される。

【００４５】ステップＳ２４：機能実現部４によって、
ステップＳ２３で決定された実行順序に従い、上述した
図３、図４に示す処理が行われる。

【００４６】ステップＳ２６：機能実現部４によって、
ステップＳ２１またはＳ２５で入力された制御信号Ｓ２
６ａまたはＳ２６ｂに基づく、上述した図３、図４に示
す処理が行われる。

【００４７】上述したように、本実施例の電子計算機で
は、メモリ６が複数のＣＰＵによって同時にアクセスさ
れた場合に、予め決定された実行順序に従い、順次、メ
モリ６に対しての処理を実行することができる。

【００４８】第３実施例について説明する。図８は、本
実施例の電子計算機の構成図である。図８に示すよう
に、ＣＰＵ８ａ，８ｂおよび表示装置１２で構成され
る。表示装置１２は、機能実現部４を含む制御回路１
０、メモリ６およびディスプレイ２２で構成される。メ
モリ６には、たとえば、ディスプレイ２２に、図８に示
すようなウィンド２０ａ，２０ｂを含む画像２０を表示
させる画像データが記憶されている。ディスプレイ２２
は、制御回路１０の制御に基づいて、メモリ６からの画
像データに応じた画像を表示する。

【００４９】ＣＰＵ８ａは、ウィンド２０ａ上の処理を
実行し、メモリ６に記憶された画像データのうち、ウィ
ンド２０ａに対応したデータに対してのアクセスは許可
されているが、ウィンド２０ｂに対応したデータに対し
てアクセスは許可されていない。また、ＣＰＵ８ｂは、
ウィンド２０ｂ上の処理を実行し、メモリ６に記憶され
た画像データのうち、ウィンド２０ｂに対応したデータ
に対してのアクセスは許可されているが、ウィンド２０
ａに対応したデータに対してアクセスは許可されていな
い。

【００５０】また、制御回路１０は、上述した第２実施
例における機能実現部４と同じようにＣＰＵ８ａ，８ｂ
と接続され、ＣＰＵ８ａ，８ｂからのアクセス指示に応
じた処理を機能実現部４で行う。機能実現部４は、上述
した第２実施例における機能実現部４と同一である。ま
た、制御回路１０は、メモリ６の記憶された画像データ
をディスプレイ２２に表示するための制御を総括して行
う。機能実現部４における処理は、上述した第２実施例
の電子計算機の図７に示す処理と同一であり、図７のス
テップＳ２４，２６における処理も図３、図４に示す処
理である。ここで、機能実現部４は、図３のステップＳ
５，Ｓ６および図４のステップＳ１５，Ｓ１６におい
て、例外処理を行うか否かの判断を以下のように行う。
つまり、機能実現部４は、ＣＰＵ８ａからメモリ６に対
してのアクセスが、メモリ６に記憶された画像データの
うちウィンド２０ｂに対応したデータに対してのアクセ
スであると判断すると、ＣＰＵ８ａに対して割込信号Ｓ
３０ａを出力する。ＣＰＵ８ａは、機能実現部４から割
込信号Ｓ３０ａを入力すると、アクセスを行ったデータ
がアクセス不可であると判断し、その後、例外処理を行
う。

【００５１】また、機能実現部４は、ＣＰＵ８ｂからメ
モリ６に対してのアクセスが、メモリ６に記憶された画
像データのうちウィンド２０ａに対応したデータに対し
てのアクセスであると判断すると、ＣＰＵ８ｂに対して
割込信号Ｓ３０ｂを出力する。ＣＰＵ８ｂは、機能実現
部４から割込信号Ｓ３０ｂを入力すると、アクセスを行
ったデータがアクセス不可であると判断し、その後、例
外処理を行う。

【００５２】上述したように、本実施例の電子計算機に
よれば、それぞれ対応したＣＰＵで処理される複数のウ
ィンドに対応した画像データがメモリ６に記憶されてい
る場合に、複数のＣＰＵからメモリ６に対してのアクセ
スを効率的に処理することができる。

【００５３】本発明は上述した実施例に限定されない。
たとえば、メモリ６に記憶されたデータは、リスト構造
のデータ以外のデータであり、機能データは書込禁止お
よびアクセス可能なユーザＩＤなどを示すデータであっ
てもよい。

【００５４】また、上述の実施例では、機能実現部４の
メモリ制御部４ａは、メモリ６に記憶されたデータに含
まれる機能データの解析結果に基づいて例外処理を行う
か否かを判断したが、データに含まれるデータ情報の内
容に基づいて例外処理を行う否かを判断してもよい。た
とえば、ＣＰＵ８がデータ情報の内容で除算を行う場合
に、データ情報が”０”のとき、メモリ制御部４ａは例
外処理を行うと判断する。

【００５５】また、上述した第２実施例では、複数のＣ
ＰＵからメモリ６に対して同時にアクセスが出力された
場合に、機能実現部４は所定の順序に基づいて順次、メ
モリ６に対してアクセスを行うのではなく、１つのＣＰ
Ｕからのアクセスのみ有効と判断し、他のアクセスを出
力したＣＰＵに対して例外処理を行うこと指示する割込
信号を出力するようにしてもよい。

【００５６】さらに、上述した第３実施例のメモリ６
は、ディスプレイのメモリではなく、プリンタおよびそ
の他の外部装置のメモリでもよい。

【００５７】

【発明の効果】上述したように、本発明の電子計算機に
よれば、演算手段は、記憶手段に対してアクセスを行う
際に、例外処理を行うか否かの判断に関連する処理を行
う必要がなく、演算手段における処理の効率化が図れ
る。また、本発明の電子計算機によれば、演算手段は、
例外処理の実行が必要な場合に、機能実現手段から例外
処理の実行を示す指示を入力するため、適切に例外処理
を実行することができる。また、本発明の電子計算機に
よれば、複数の演算手段から記憶手段に対して同時にア
クセスが発生した場合に、これらのアクセスに応じた処
理を、所定の順序に従い順次、実行することができる。

【図面の簡単な説明】

【図１】第１実施例の電子計算機の構成図である。

【図２】第１実施例の電子計算機の機能実現部の構成図
である。

【図３】図２の機能実現部の読込時における処理のフロ
ーチャート図である。

【図４】図２の機能実現部の書込時における処理のフロ
ーチャート図である。

【図５】メモリに記憶されるデータのフォーマットを説
明するための図である。

【図６】第２実施例の電子計算機の構成図である。

【図７】第２実施例の電子計算機の機能実現部における
処理を説明するための図である。

【図８】第３実施例の電子計算機のディスプレイ表示で
ある。

【図９】図９（Ａ）は、従来の電子計算機の構成図であ
る。図９（Ｂ）は、従来の電子計算機におけるデータ読
込時における処理のフローチャート図である。図（Ｃ）
は、従来の電子計算機におけるデータ書込時における処
理のフローチャート図である。

【図１０】従来の電子計算機を説明するための図であ
る。

【符号の説明】

２・・・記憶装置４・・・機能実現部４ａ・・・メモリ制御部４ｂ・・・レジスタ４ｃ・・・セレクタ６・・・メモリ８，８ａ，８ｂ・・・ＣＰＵ

Claims

【特許請求の範囲】

【請求項１】演算制御手段が、データ部と該データ部に
関する所定の処理を示す機能データ部とを含むデータが
記憶された記憶手段の所定のアドレスにアクセスする電
子計算機であって、前記演算制御手段と前記記憶手段との間に設けられ、前
記演算制御手段から前記記憶手段の所定のアドレスに対
してのアクセス指示を入力し、該アドレスに記憶された
前記データの前記機能データ部の内容を識別し、所定の
条件を満たすと判断した場合に、前記アドレスに対し
て、前記演算制御手段からのアクセス指示に応じてアク
セスを実行し、前記所定の条件を満たさないと判断した
場合に、前記演算制御手段に対して例外処理を行うこと
を指示する割込信号を出力する機能実現手段を有するこ
とを特徴とする電子計算機。
【請求項２】前記機能実現手段は、複数の前記演算制御
手段からそれぞれ前記アクセス指示を入力し、前記所定
の条件を満たさないと判断した場合に、前記アクセス指
示を入力した前記演算制御手段に対して例外処理を行う
ことを指示する割込信号を出力する請求項１記載の電子
計算機。
【請求項３】前記機能実現手段は、複数の前記演算制御
手段からそれぞれ前記アクセス指示を入力し、複数の演
算制御手段から同時にアクセス指示を入力した場合に、
予め記憶された前記演算制御手段の優先順位に従い、こ
れらのアクセス指示に基づく処理を順次、実行する請求
項１または２記載の電子計算機。
【請求項４】前記機能実現手段が行う前記判断に関する
条件は、前記演算制御手段からの設定指示に基づいて、
設定される請求項１〜３いずれか記載の電子計算機。
【請求項５】前記機能実現手段は、前記演算制御手段か
らのバイパス指示に基づいて、前記演算制御手段の前記
記憶手段の所定アドレスに対してのアクセス指示を、直
接、前記記憶手段に出力する請求項１〜４いずれか記載
の電子計算機。
【請求項６】前記記憶手段および前記機能実現手段が周
辺機器の内部に設けられている請求項１〜５いずれか記
載の電子計算機。