JPH0630002B2 - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPH0630002B2 JPH0630002B2 JP59250708A JP25070884A JPH0630002B2 JP H0630002 B2 JPH0630002 B2 JP H0630002B2 JP 59250708 A JP59250708 A JP 59250708A JP 25070884 A JP25070884 A JP 25070884A JP H0630002 B2 JPH0630002 B2 JP H0630002B2
- Authority
- JP
- Japan
- Prior art keywords
- input data
- main cpu
- cpu
- memory
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】 《発明の分野》 この発明は、共通のＩ／Ｏ装置に対して、同一ユーザ命
令を実行する主従２台のＣＰＵを備えたプログラマブル
・コトローラに関する。
令を実行する主従２台のＣＰＵを備えたプログラマブル
・コトローラに関する。
《発明の概要》 この発明では、共通のＩ／Ｏ装置に対して、同一ユーザ
命令を実行する主従２台のＣＰＵを備えて、システムの
信頼性を向上させるとともに、主ＣＰＵから従ＣＰＵへ
の入力データＤＭＡ転送に際して、入力データを２以上
のグループに分割してＤＭＡ転送するとともに、各転送
グループ毎にバスチェックパターンデータを付加し、こ
れを従ＣＰＵ側にてチェックさせることにより、ＤＭＡ
転送中にバスラインにノイズ等が混入したとしても、連
続してチェック結果がエラーと判定されない限り、シス
テムをダウンさせないようにし、システムの信頼性をよ
り高めたものである。
命令を実行する主従２台のＣＰＵを備えて、システムの
信頼性を向上させるとともに、主ＣＰＵから従ＣＰＵへ
の入力データＤＭＡ転送に際して、入力データを２以上
のグループに分割してＤＭＡ転送するとともに、各転送
グループ毎にバスチェックパターンデータを付加し、こ
れを従ＣＰＵ側にてチェックさせることにより、ＤＭＡ
転送中にバスラインにノイズ等が混入したとしても、連
続してチェック結果がエラーと判定されない限り、シス
テムをダウンさせないようにし、システムの信頼性をよ
り高めたものである。
《従来技術とその問題点》 共通のＩ／Ｏ装置に対して、同一ユーザ命令を実行する
主従２台のＣＰＵを備え、常時は主ＣＰＵにて入力更
新，命令実行，出力更新処理を実行する一方、従ＣＰＵ
では主ＣＰＵのＩ／ＯメモリからＤＭＡ転送された入力
データに基づいて命令実行のみを行ない、かつ主ＣＰＵ
異常時にあっては制御権を主ＣＰＵから従ＣＰＵへと自
動移行させるようにすれば、この種プログラマブル・コ
ントローラの信頼性を極めて高めることができる。
主従２台のＣＰＵを備え、常時は主ＣＰＵにて入力更
新，命令実行，出力更新処理を実行する一方、従ＣＰＵ
では主ＣＰＵのＩ／ＯメモリからＤＭＡ転送された入力
データに基づいて命令実行のみを行ない、かつ主ＣＰＵ
異常時にあっては制御権を主ＣＰＵから従ＣＰＵへと自
動移行させるようにすれば、この種プログラマブル・コ
ントローラの信頼性を極めて高めることができる。
しかしながら、このようなシステムを構成する場合に
は、主ＣＰＵのＩ／Ｏメモリから従ＣＰＵ側のＩ／Ｏメ
モリに対する入力データの転送を、頻繁かつ確実に行な
わねばならず、仮に転送用バスが正常であるにも拘わら
ず、ノイズ等により誤って異常と判定される場合、不用
意なシステムダウンの原因となり、かえってシステムの
信頼性を低下させる結果となる。
は、主ＣＰＵのＩ／Ｏメモリから従ＣＰＵ側のＩ／Ｏメ
モリに対する入力データの転送を、頻繁かつ確実に行な
わねばならず、仮に転送用バスが正常であるにも拘わら
ず、ノイズ等により誤って異常と判定される場合、不用
意なシステムダウンの原因となり、かえってシステムの
信頼性を低下させる結果となる。
《発明の目的》 この発明の目的は、この種のダブルＣＰＵ構成のプログ
ラマブル・コントローラにおいて、主ＣＰＵ側のＩ／Ｏ
メモリから従ＣＰＵ側のＩ／Ｏメモリへ入力データを転
送する際に、瞬時ノイズなどによるバスエラーが生じた
場合でも、不用意にシステムダウンが生じないようにし
て、システムの信頼性を高めることにある。
ラマブル・コントローラにおいて、主ＣＰＵ側のＩ／Ｏ
メモリから従ＣＰＵ側のＩ／Ｏメモリへ入力データを転
送する際に、瞬時ノイズなどによるバスエラーが生じた
場合でも、不用意にシステムダウンが生じないようにし
て、システムの信頼性を高めることにある。
《発明の構成および効果》 この発明は上記の目的を達成するために、共通のＩ／Ｏ
装置に対して、同一ユーザ命令を実行する主従２台のＣ
ＰＵを備え、常時は主ＣＰＵにて入力更新，命令実行，
出力更新処理を実行する一方、従ＣＰＵではＤＭＡ制御
手段によって主ＣＰＵ側のＩ／Ｏメモリから従ＣＰＵ側
のＩ／ＯメモリへＤＭＡ転送された入力データに基づい
て命令実行処理のみを行ない、かつ主ＣＰＵ異常時にあ
っては、制御権を主ＣＰＵから従ＣＰＵへと自動移行さ
せるようにしたプログラマブル・コントローラであっ
て、上記ＤＭＡ制御手段は、主ＣＰＵ側のＩ／Ｏメモリ
から従ＣＰＵ側のＩ／Ｏメモリへ入力データを転送する
際、入力データを２以上の入力データ群に分割すると共
に、各入力データ群毎にバスチェックパターンデータを
付加して転送し、上記従ＣＰＵは、上記ＤＭＡ制御手段
によって転送された各入力データ群を順次受信してその
バスチェックパターンデータの良否判定を行ない、受信
した入力データ群のバスチェックパターンデータに連続
してエラーがある場合のみ、自己の動作を停止すると共
に、上記主ＣＰＵに対して動作停止指令を送出し、上記
主ＣＰＵは、上記従ＣＰＵからの動作停止指令を受信し
て自己の動作を停止する、ことを特徴とするものであ
る。
装置に対して、同一ユーザ命令を実行する主従２台のＣ
ＰＵを備え、常時は主ＣＰＵにて入力更新，命令実行，
出力更新処理を実行する一方、従ＣＰＵではＤＭＡ制御
手段によって主ＣＰＵ側のＩ／Ｏメモリから従ＣＰＵ側
のＩ／ＯメモリへＤＭＡ転送された入力データに基づい
て命令実行処理のみを行ない、かつ主ＣＰＵ異常時にあ
っては、制御権を主ＣＰＵから従ＣＰＵへと自動移行さ
せるようにしたプログラマブル・コントローラであっ
て、上記ＤＭＡ制御手段は、主ＣＰＵ側のＩ／Ｏメモリ
から従ＣＰＵ側のＩ／Ｏメモリへ入力データを転送する
際、入力データを２以上の入力データ群に分割すると共
に、各入力データ群毎にバスチェックパターンデータを
付加して転送し、上記従ＣＰＵは、上記ＤＭＡ制御手段
によって転送された各入力データ群を順次受信してその
バスチェックパターンデータの良否判定を行ない、受信
した入力データ群のバスチェックパターンデータに連続
してエラーがある場合のみ、自己の動作を停止すると共
に、上記主ＣＰＵに対して動作停止指令を送出し、上記
主ＣＰＵは、上記従ＣＰＵからの動作停止指令を受信し
て自己の動作を停止する、ことを特徴とするものであ
る。
このような構成によれば、ＤＭＡ転送中にバスエラーが
生じ、転送中の入力データ群にエラーが生じたとして
も、入力データ群に連続してエラーが生じてなければ、
そのバスエラーは瞬時ノイズ等によるものと判断して、
主ＣＰＵおよび従ＣＰＵは停止しないため、不用意なシ
ステムダウンを避けることができ、システムの信頼性を
高めることができる。
生じ、転送中の入力データ群にエラーが生じたとして
も、入力データ群に連続してエラーが生じてなければ、
そのバスエラーは瞬時ノイズ等によるものと判断して、
主ＣＰＵおよび従ＣＰＵは停止しないため、不用意なシ
ステムダウンを避けることができ、システムの信頼性を
高めることができる。
《実施例の説明》 第１図は本発明装置のハードウェア構成を示すブロック
図、第２図は同ソフトウェア構成を示すフローチャー
ト、第３図は入力データの転送に際して、そのグループ
分けおよびバスチェックパターンの付加状態を示すメモ
リマップである。
図、第２図は同ソフトウェア構成を示すフローチャー
ト、第３図は入力データの転送に際して、そのグループ
分けおよびバスチェックパターンの付加状態を示すメモ
リマップである。
第１図に示す如く、このプログラマブル・コントローラ
は、主従２台のＣＰＵ１ａ，１ｂと、主従２台のユーザ
プログラムメモリ（ＵＭ）２ａ，２ｂと、主従２台のＩ
／Ｏメモリ（Ｉ／ＯＭ）３ａ，３ｂと、両ＣＰＵに共通
となるＩ／Ｏ装置４と、ＤＭＡコントローラ５とを主体
として構成されている。
は、主従２台のＣＰＵ１ａ，１ｂと、主従２台のユーザ
プログラムメモリ（ＵＭ）２ａ，２ｂと、主従２台のＩ
／Ｏメモリ（Ｉ／ＯＭ）３ａ，３ｂと、両ＣＰＵに共通
となるＩ／Ｏ装置４と、ＤＭＡコントローラ５とを主体
として構成されている。
ＣＰＵ１ａ，１ｂは、マイクロプロセッサおよびＲＯＭ
等を主体として構成され、所定のシステムプログラムに
従って、プログラマブル・コントローラの基本動作を制
御するものである。
等を主体として構成され、所定のシステムプログラムに
従って、プログラマブル・コントローラの基本動作を制
御するものである。
ユーザプログラムメモリ２ａ，２ｂには、ユーザが適宜
設計したラダー図プログラム等を記憶するもので、この
装置では両ユーザプログラムメモリ２ａ，２ｂには同一
プログラムが記憶されている。
設計したラダー図プログラム等を記憶するもので、この
装置では両ユーザプログラムメモリ２ａ，２ｂには同一
プログラムが記憶されている。
Ｉ／Ｏメモリ３ａ，３ｂには、それぞれ入出力データエ
リアが設けられ、この入出力データエリアには、Ｉ／Ｏ
装置４の入出力端子に相当する各データが格納される。
リアが設けられ、この入出力データエリアには、Ｉ／Ｏ
装置４の入出力端子に相当する各データが格納される。
ＤＡＭコントローラ５は、後述する主ＣＰＵ１ａ側のＩ
／Ｏメモリ３ａから、従ＣＰＵ１ｂ側のＩ／Ｏメモリ３
ｂへと入力データを転送する際にその制御のために使用
されるものである。
／Ｏメモリ３ａから、従ＣＰＵ１ｂ側のＩ／Ｏメモリ３
ｂへと入力データを転送する際にその制御のために使用
されるものである。
主ＣＰＵ１ａの基本的な動作は、Ｉ／Ｏメモリ４の入力
データをＤＭＡ転送によりＩ／Ｏメモリ３ａの入力エリ
アに書込み（入力更新処理）、次いでＩ／Ｏメモリ３ａ
の入出力データエリアを参照して、ユーザプログラムメ
モリ２ａに記憶されたユーザ命令を実行して、その実行
結果によりＩ／Ｏメモリ３ａの出力データを書換え（命
令実行処理）、さらにＩ／Ｏメモリ３ａの出力データエ
リアに記憶された出力データを、Ｉ／Ｏ装置４の出力端
子へと転送する（出力更新処理）ものである。
データをＤＭＡ転送によりＩ／Ｏメモリ３ａの入力エリ
アに書込み（入力更新処理）、次いでＩ／Ｏメモリ３ａ
の入出力データエリアを参照して、ユーザプログラムメ
モリ２ａに記憶されたユーザ命令を実行して、その実行
結果によりＩ／Ｏメモリ３ａの出力データを書換え（命
令実行処理）、さらにＩ／Ｏメモリ３ａの出力データエ
リアに記憶された出力データを、Ｉ／Ｏ装置４の出力端
子へと転送する（出力更新処理）ものである。
そして、通常のプログラマブル・コントローラの以上の
動作に加え、このＣＰＵ１ａでは、以上の一連のサイク
ルの終了とともに、Ｉ／Ｏメモリ３ａの入力データを、
ＤＭＡコントローラ５を介して従ＣＰＵ１側のＩ／Ｏメ
モリ３ｂの入力エリアへとＤＭＡ転送するようにしてい
る。
動作に加え、このＣＰＵ１ａでは、以上の一連のサイク
ルの終了とともに、Ｉ／Ｏメモリ３ａの入力データを、
ＤＭＡコントローラ５を介して従ＣＰＵ１側のＩ／Ｏメ
モリ３ｂの入力エリアへとＤＭＡ転送するようにしてい
る。
これにより、両ＣＰＵ１ａ，１ｂに係わるＩ／Ｏデータ
は、常時一致した状態となり、何時いかなる時点で主Ｃ
ＰＵ１ａがダウンしたとしても直ちに従ＣＰＵ１ｂへと
制御権を移行可能にしているのである。
は、常時一致した状態となり、何時いかなる時点で主Ｃ
ＰＵ１ａがダウンしたとしても直ちに従ＣＰＵ１ｂへと
制御権を移行可能にしているのである。
なお、制御権をＣＰＵ１ａ側から、ＣＰＵ１ｂ側へと移
行する制御については、周知の外部サポート回路により
容易に設計することができる。
行する制御については、周知の外部サポート回路により
容易に設計することができる。
次に、本発明の要部について、第２図のフローチャート
および第３図のメモリマップを参照して説明する。すな
わち、前述したＩ／Ｏメモリ３ａからＩ／Ｏメモリ３ｂ
に対する入力データのＤＭＡ転送に際しては、第３図に
示す如く、入力データは３つのデータ群に分割され、各
データ群の末尾にバスチェックパターンデータが付加さ
れた状態で時分割的に行なわれる。
および第３図のメモリマップを参照して説明する。すな
わち、前述したＩ／Ｏメモリ３ａからＩ／Ｏメモリ３ｂ
に対する入力データのＤＭＡ転送に際しては、第３図に
示す如く、入力データは３つのデータ群に分割され、各
データ群の末尾にバスチェックパターンデータが付加さ
れた状態で時分割的に行なわれる。
すなわち、第２図のフローチャートに示す如く、このプ
ログラマブル・コントローラが正常に動作している状態
では主ＣＰＵ側においてはまず、入力更新，命令実行，
出力更新動作が行なわれ（ステップ１００）、これと略
同時間帯で、従ＣＰＵ側では、命令実行処理だけが行な
われ（ステップ２００）、両動作終了とともに、主ＣＰ
ＵのＩ／Ｏメモリ３ａから、従ＣＰＵのＩ／Ｏメモリ３
ｂに対して、入力データの転送処理が行なわれる（ステ
ップ１０１，２０１）。
ログラマブル・コントローラが正常に動作している状態
では主ＣＰＵ側においてはまず、入力更新，命令実行，
出力更新動作が行なわれ（ステップ１００）、これと略
同時間帯で、従ＣＰＵ側では、命令実行処理だけが行な
われ（ステップ２００）、両動作終了とともに、主ＣＰ
ＵのＩ／Ｏメモリ３ａから、従ＣＰＵのＩ／Ｏメモリ３
ｂに対して、入力データの転送処理が行なわれる（ステ
ップ１０１，２０１）。
次いで、従ＣＰＵ側においては、各入力データ群毎にそ
の末尾に付加されたバスチェックパターンデータを参照
して、予め設定されたパターンが受信されたかどうかの
チェックが行なわれ（ステップ２０２）、その良否判定
が各入力データ群毎に行なわれる（ステップ２０３，２
０５）。
の末尾に付加されたバスチェックパターンデータを参照
して、予め設定されたパターンが受信されたかどうかの
チェックが行なわれ（ステップ２０２）、その良否判定
が各入力データ群毎に行なわれる（ステップ２０３，２
０５）。
ここで、今仮に瞬時ノイズ等によって、ＤＭＡ転送中の
バスにエラーを生じたと仮定すると、何れかの入力デー
タ群の転送後に送出されたバスチェックパターンデータ
にエラーを生ずる。
バスにエラーを生じたと仮定すると、何れかの入力デー
タ群の転送後に送出されたバスチェックパターンデータ
にエラーを生ずる。
しかしながら、仮に最初に入力データ群に付加されたバ
スチェックパターンデータにエラーを生じたとしても
（ステップ２０３否定）、瞬時ノイズの場合には次の入
力データ群に付加されたバスチェックパターンデータに
ついては正常と判定されるため（ステップ２０５肯
定）、このような場合にはプログラマブル・コントロー
ラ全体としてはシステムダウンに陥ることはなく、以後
正常に動作を継続させることができる。
スチェックパターンデータにエラーを生じたとしても
（ステップ２０３否定）、瞬時ノイズの場合には次の入
力データ群に付加されたバスチェックパターンデータに
ついては正常と判定されるため（ステップ２０５肯
定）、このような場合にはプログラマブル・コントロー
ラ全体としてはシステムダウンに陥ることはなく、以後
正常に動作を継続させることができる。
また、仮に３分割された入力データ群のうちの何れかの
転送時に、実際にバスエラーが生じたとしても、主ＣＰ
Ｕが正常である限り、当該転送された入力データ群に限
りエラーを生じているだけであるから、次のサイクルの
ＤＭＡ転送に際して、Ｉ／Ｏメモリ３ｂのデータは正常
に書換えられることとなるため、仮にこのように実際の
エラーが生じたとしても、それが連続的に継続しない限
りにおいては、プログラマブル・コントローラ全体とし
てはシステムダウンを生ずることがなく、より信頼性の
高いシステムを構成することができる。
転送時に、実際にバスエラーが生じたとしても、主ＣＰ
Ｕが正常である限り、当該転送された入力データ群に限
りエラーを生じているだけであるから、次のサイクルの
ＤＭＡ転送に際して、Ｉ／Ｏメモリ３ｂのデータは正常
に書換えられることとなるため、仮にこのように実際の
エラーが生じたとしても、それが連続的に継続しない限
りにおいては、プログラマブル・コントローラ全体とし
てはシステムダウンを生ずることがなく、より信頼性の
高いシステムを構成することができる。
これに対して、３分割されて転送された入力データ群の
何れもがバスエラーを生じた場合には（ステップ２０５
否定）、これに応じて従ＣＰＵの動作が停止するととも
に、その信号は主ＣＰＵ側へも送られ、主ＣＰＵ側にお
いてもこれを検知することによって（ステップ１０２肯
定）、両ＣＰＵをシステムダウンさせ、異常事態を回避
させることが可能となる。
何れもがバスエラーを生じた場合には（ステップ２０５
否定）、これに応じて従ＣＰＵの動作が停止するととも
に、その信号は主ＣＰＵ側へも送られ、主ＣＰＵ側にお
いてもこれを検知することによって（ステップ１０２肯
定）、両ＣＰＵをシステムダウンさせ、異常事態を回避
させることが可能となる。
第１図は本発明実施例装置のハードウェア構成を示すブ
ロック図、第２図は同ソフトウェア構成を示すフローチ
ャート、第３図は入力データの転送態様を示すメモリマ
ップである。 １ａ，１ｂ…ＣＰＵ ２ａ，２ｂ…ユーザプログラムメモリ ３ａ，３ｂ…Ｉ／Ｏメモリ ４…Ｉ／Ｏ装置 ５…ＤＭＡコントローラ
ロック図、第２図は同ソフトウェア構成を示すフローチ
ャート、第３図は入力データの転送態様を示すメモリマ
ップである。 １ａ，１ｂ…ＣＰＵ ２ａ，２ｂ…ユーザプログラムメモリ ３ａ，３ｂ…Ｉ／Ｏメモリ ４…Ｉ／Ｏ装置 ５…ＤＭＡコントローラ
Claims (1)
- 【請求項１】共通のＩ／Ｏ装置に対して、同一ユーザ命
令を実行する主従２台のＣＰＵを備え、常時は主ＣＰＵ
にて入力更新，命令実行，出力更新処理を実行する一
方、従ＣＰＵではＤＭＡ制御手段によって主ＣＰＵ側の
Ｉ／Ｏメモリから従ＣＰＵ側のＩ／ＯメモリへＤＭＡ転
送された入力データに基づいて命令実行処理のみを行な
い、かつ主ＣＰＵ異常時にあっては、制御権を主ＣＰＵ
から従ＣＰＵへと自動移行させるようにしたプログラマ
ブル・コントローラであって、 上記ＤＭＡ制御手段は、主ＣＰＵ側のＩ／Ｏメモリから
従ＣＰＵ側のＩ／Ｏメモリへ入力データを転送する際、
入力データを２以上の入力データ群に分割すると共に、
各入力データ群毎にバスチェックパターンデータを付加
して転送する手段を具備し、 上記従ＣＰＵは、上記ＤＭＡ制御手段によって転送され
た各入力データ群を順次受信してそのバスチェックパタ
ーンデータの良否判定を行ない、受信した入力データ群
のバスチェックパターンデータに連続してエラーがある
場合のみ、自己の動作を停止すると共に、上記主ＣＰＵ
に対して動作停止指令を送出する手段を具備し、 上記主ＣＰＵは、上記従ＣＰＵからの動作停止指令を受
信して自己の動作を停止する手段を具備する、 ことを特徴とするプログラマブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250708A JPH0630002B2 (ja) | 1984-11-28 | 1984-11-28 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250708A JPH0630002B2 (ja) | 1984-11-28 | 1984-11-28 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128302A JPS61128302A (ja) | 1986-06-16 |
| JPH0630002B2 true JPH0630002B2 (ja) | 1994-04-20 |
Family
ID=17211863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250708A Expired - Lifetime JPH0630002B2 (ja) | 1984-11-28 | 1984-11-28 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630002B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4888174B2 (ja) | 2007-03-16 | 2012-02-29 | 富士通株式会社 | 光伝送装置 |
| JP4841474B2 (ja) | 2007-03-16 | 2011-12-21 | 富士通株式会社 | 光伝送装置 |
| JP2013235300A (ja) * | 2012-03-26 | 2013-11-21 | Fanuc Ltd | 安全信号処理システム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114632A (en) * | 1977-03-17 | 1978-10-06 | Toshiba Corp | Data highway system |
| JPS5510614A (en) * | 1978-07-07 | 1980-01-25 | Toshiba Corp | Controller |
| JPS5750039A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Computer system |
-
1984
- 1984-11-28 JP JP59250708A patent/JPH0630002B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61128302A (ja) | 1986-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |