JPS6160445B2

JPS6160445B2 -

Info

Publication number: JPS6160445B2
Application number: JP56137446A
Authority: JP
Inventors: Kenji Nishikido
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1981-09-01
Filing date: 1981-09-01
Publication date: 1986-12-20
Also published as: JPS5839307A

Description

【発明の詳細な説明】この発明はプログラマブル・コントローラに関
し、特に、複数台をリンクバスで互いに結合して
全体を１台のコントローラの如く機能させる並列
リンク方式のコントローラシステムを構築できる
ようにしたプログラマブル・コントローラに関す
る。

従来、大規模な制御対象には大規模なプログラ
マブル・コントローラを使用しなければならなか
つたのに対し、並列リンク方式のプログラマブ
ル・コントローラシステムというのは、比較的小
規模なプログラマブル・コントローラを複数台使
用することによつて大規模な制御対象にも対応で
きるように考えられたものである。つまり、各プ
ログラマブル・コントローラには自機の入出力端
子数より充分大きな容量の入出力メモリを設け
る。例えば１台のプログラマブル・コントローラ
の入出力端子数は64点で、かつ並列リンク方式の
システムとして最大４台のコントローラを結合で
きるようにするものとすると、各コントローラの
入出力メモリは入出力データエリアとして少くと
も64×４ビツトの容量を持たせる。そして、この
プログラマブル・コントローラを１台のみで使用
する場合には、入出力点数が64の通常のコントロ
ーラとして動作する訳だが複数台のコントローラ
をリンクバスによつて結合したとき、互いのユー
ザプログラムの実行動作に同期して互いの入出力
メモリのデータを交換し合うように、各プログラ
マブル・コントローラに入出力データ交換手段お
よびユーザプログラム同期実行手段を設けるので
ある。これにより、入出力状態を他機に伝え、ま
た他機の入出力状態を自機に受取り、それら全体
の入出力状態に基づいて各機においてそれぞれの
ユーザプログラムを実行し、その実行結果を再び
各機に伝え合うという制御動作を行なうものであ
る。従つて、上記の例のプログラマブル・コント
ローラを４台リンクしたシステムでは、入出力点
数が64×４の１台のプログラマブル・コントロー
ラでもつて１系統の大規模な制御対象を制御する
のと同等な制御機能を、そのための制御プログラ
ムを４台のコントローラで分担実行することによ
つて実現できるのである。

上述した並列リンク方式のシステムの場合、リ
ンクされた複数台のプログラマブル・コントロー
ラを１台のプログラマブル・コントローラの如く
機能させるのであるから、リンクされた複数のコ
ントローラの内の１台でも異常を生じて正常な制
御が行なえない場合、システム全体の制御動作を
停止させないと、制御対象機器を全くデタラメな
制御状態に陥らせてしまうことがあり、極めて危
険である。

また、従来のプログラマブル・コントローラに
おいてはバツテリの電圧異常を検出する手段や、
装置内の温度が異常に上昇することを検出する手
段や、装置内のバスラインのパリテイーチエツク
を行なつて、データの異常を検出する手段等の異
常診断手段が設けられており、この異常診断手段
によつて装置の異常が検出が検出されたとき、プ
ログラマブル・コントローラの動作を停止する
（出力信号を全てオフにする）ように構成されて
いた。

しかしプログラマブル・コントローラの使用者
の立場では、装置内の何等かの異常が生じたと
き、その異常の種類や異常が生じたときの制御対
象の状況に一切関わりなく装置の動作を全面的に
停止してしまうのは、実際面で必ずしも適切とは
いえないことがしばしばあつた。

このことは、並列リンク方式のシステムの場合
に更に複雑な問題となり、各プログラマブル・コ
ントローラで異常が検出されたとき、ハード的に
その動作を停止させるように固定的に構成されて
いるのは適切ではない。

この発明は上述した従来の問題点に鑑みなされ
たものであり、その目的は、装置内部のどのよう
な異常が検出され、また制御対象がどのような状
況にあるときに制御出力が禁止状態にするかを、
使用者の立場で任意に設定してこれをユーザプロ
グラムの一部として組めるようにする他、上述し
た並列リンク方式のプログラマブル・コントロー
ラシステムを構成した場合において、リンクされ
た複数台のプログラマブル・コントローラの内の
１台でも異常によつて制御出力を禁止状態にした
とき、その異常信号を速やかに他のプログラマブ
ル・コントローラに伝え、各プログラマブル・コ
ントローラでは他機からの上記異常信号によつて
自機の制御出力動作を禁止するか否かをやはりユ
ーザプログラムの一部として組めるようにしたプ
ログラマブル・コントローラを提供することにあ
る。

上記の目的を達成するために、この発明は、装
置内部の異常を検出する複数種類の異常診断手段
と、各異常診断手段に対応して設定されその診断
結果に応じてセツトまたはリセツトされる複数の
異常フラグと、他機から発せられる異常信号を受
信する異常信号受信手段と、この受信手段にて異
常信号を受信したときにセツトされる他機異常フ
ラグと、ユーザプログラムの一部として任意に設
定された命令を実行することにより、上記異常フ
ラグ、他機異常フラグおよび任意の入出力データ
間の任意の論理演算の結果でもつてセツトまたは
リセツトされる出力禁止フラグと、この出力禁止
フラグがセツトされたとき制御出力動作が禁止し
て所定の出力状態にする出力禁止手段と、上記出
力禁止フラグがセツトされたとき他機に対して異
常信号を送出する異常信号送信手段とを備えたこ
とを特徴とする。

以下、この発明の実施例を図面に基づいて詳細
に説明する。

第１図において、＃１および＃２はそれぞれ本
発明に係るプログラマブル・コントローラであ
り、２台の同一構成のプログラマブル・コントロ
ーラをリンクバスCBと異常信号ラインSBでもつ
て結合し、上述した並列リンク方式のコントロー
ラシステムを構成している図である。プログラマ
ブル・コントローラ＃１，＃２は、基本構成とし
て、ユーザプログラムが格納されるユーザプログ
ラムメモリ（PM）１と、外部入力信号が与えら
れる入力回路（IU）２と、外部出力信号を送出
する出力回路（OU）３と、上記入力回路２およ
び出力回路３に対応した入出力データのバイフア
メモリとなる入出力メモリ（IM）４と、上記ユ
ーザプログラムメモリ１の各命令を順次高速に実
行し、上記入出力メモリ４のデータに基づいて論
理演算処理を行なうとともに、その処理結果で上
記入出力メモリ４の出力データを書換える命令実
行手段と、上記入力回路２の入力データ上記入出
力メモリ４の所定エリアに書込む入力更新手段
と、上記入出力メモリ４の所定エリアの出力デー
タを上記出力回路３にセツトする出力更新手段と
を有し、このプログラマブル・コントローラを１
台のみで使用する場合には従来からのプログラマ
ブル・コントローラと全く同様に動作する。

この発明に係るプログラマブル・コントローラ
では、上述した並列リンク方式のコントローラシ
ステムを構築できるようにするために、２台のプ
ログラマブル・コントローラ＃１，＃２を信号線
CB，SBで結合するリンクユニツト（LU）５
と、２台のプログラマブル・コントローラ＃１，
＃２間の入出力データ転送時の優先順位を決定す
るための機番設定器（SL）６とを備える他、入
出力メモリ４の容量は自機の入力回路２および出
力回路３の端子数分のエリアに加えて、他機の入
力回路２および出力回路３の端子数に対応したエ
リアを有している。更に、プログラマブル・コン
トローラ＃１，＃２をリンクバスCBによつて接
続したとき、互いのユーザプログラムの実行動作
に同期して互いの入出力メモリ４のデータを交換
し合う入出力データ交換手段およびユーザプログ
ラム同期実行手段を備えている。

上述した命令実行手段、入力更新手段、出力更
新手段、入出力データ交換手段、ユーザプログラ
ム同期実行手段等のプログラマブル・コントロー
ラの主要な信号処理動作はいわゆるマイクロプロ
セツサで構成される中央処理ユニツト（CPU）
７によつて行なわれる。このCPU７はワーキン
グメモリ（WM）８を各種可変データの一時記憶
エリアとして使用し、各処理動作を行なう。

両機＃１，＃２におけるそれぞれの入出力メモ
リ４のアドレス空間は同一のものであり、第２図
に入出力メモリ４のアドレスエリア区分を示して
いるように、エリア＃1iは＃１号機の入力回路２
に対応し、エリア＃11および＃12は＃１号機の出
力回路３に対応している。特に、＃11は＃１号機
のユーザプログラムによつて出力データが書換え
られるエリアであり、エリア＃12は＃２号機のユ
ーザプログラムによつて出力エリアが書換えられ
るエリアである。同様に、＃2iは＃２号機の入力
回路２に対応したエリアであり、＃21および＃22
は＃２号機の出力回路３に対応したエリアであ
る。特に、＃21は＃１号機によつて出力データが
書換えられるエリアで、＃22は＃２号機によつて
出力データが書換えられるエリアである。

上述した入出力データ交換手段というのは＃１
号機において入力回路２から入出力メモリ４のエ
リア＃1iに取込まれた入力データを＃２号機にお
ける入出力メモリ４の＃1iに転送し、また＃１号
機において書換えられた入出力メモリ４のエリア
＃11の出力データを＃２号機のエリア＃11に転送
し、＃２号機において書換えたエリア＃12の出力
データを＃１号機に転送し、＃２号機において入
力回路２から＃2iに読取つた入力データを＃１号
機における＃2iに転送し、＃１号機において書換
えた＃21の出力データを＃２号機のエリア＃21に
転送し、＃２号機において書換えた＃22の出力デ
ータを＃１号機におけるエリア＃22に転送する制
御である。これら入出力データの転送順番と各機
における入出力更新動作とユーザプログラムの実
行動作の順番については後で説明する。

第３図はリンクバスCBおよび異常信号ライン
SBに係わる上記リンクユニツト５の構成を示し
ている。第３図に示すように、CPU７とリンク
バスCBとはバストランシーバ／レシーバ
（BTR）９を介して結ばれており、これによつて
上述した入出力データの交換がなされる。異常信
号ラインSBはオープンコレクタバスで構成さ
れ、両機＃１，＃２間の異常信号の送受をこの１
本の信号線を介して行なうようになつている。つ
まり、リンクユニツト５中のラインSBが接続さ
れる出力素子はオープンコレクタ・トランジスタ
１０からなる。そして、CPU７から出力される
異常信号STがＨレベルとなり、トランジスタ１
０が駆動されると、異常信号ラインSBがアクテ
イブ（Ｌレベル）となる。また異常信号ライン
SBの状態をCPU７に取込むためにインバータ１
１が設けられている。異常信号ラインSBがアク
テイブ（Ｌレベル）になると、上記インバータ１
１の出力信号（これを異常受信信号Ｅ・STと称
す）がＨレベルとなり、CPU７に異常信号が受
信されることとなる。これらの構成が上述した異
常信号受信手段および異常信号送信手段に相当す
る。

また、この実施例のプログラマブル・コントロ
ーラは、装置内部の異常を検出する異常検出手段
として、バツテリ電圧の異常を検出するバツテリ
異常検出回路（BC）１２と、装置内の温度の異
常上昇を検出する温度異常検出回路（TC）１３
とが設けられている。これら異常検出回路１２，
１３の出力はCPU７に供給され、CPU７によつ
て常時監視されている。同じく、上述した他機異
常信号Ｅ・STもCPU７によつて常時監視されて
いる。そして、ワーキングメモリ８には、バツテ
リ異常検出回路１２にて異常が検出されたときセ
ツトされる異常フラグＦ１と、温度異常検出回路
１３にて異常が検出されたときセツトされる異常
フラグＦ２と、異常受信信号Ｅ・STがＨレベル
になつたときセツトされる他機異常フラグＦ３が
設定されている。更にワーキングメモリ８には、
上記命令実行手段の動作中において、ユーザプロ
グラムの一部として上記ユーザプログラムメモリ
１に任意に設定された命令を実行することによ
り、上記異常フラグＦ１，Ｆ２および他機異常フ
ラグＦ３、更には任意の入出力データとの間の任
意の論理演算の結果でもつてセツトまたはリセツ
トされる出力禁止フラグＦ０が設定されている。
また後述するように、この出力禁止フラグＦ０が
セツトされた場合、上記出力更新手段の動作を禁
止して所定の出力状態にする出力禁止手段を備え
ている。

出力禁止フラグＦ０を各フラグＦ１，Ｆ２，Ｆ
３および任意の入出力データの状態を条件として
セツトまたはリセツトするようにユーザプログラ
ムに任意に設定するというのは、例えばラダーダ
イヤグラム方式のプログラマブル・コントローラ
の場合、第４図に示すように、出力禁止フラグＦ
０を出力リレーとし、このリレーＦ０を駆動する
条件として各フラグＦ１，Ｆ２，Ｆ３を入力接点
として扱うとともに、これら入力接点Ｆ１，Ｆ
２，Ｆ３と制御対象機器に係わる任意の入出力接
点を使つて任意のラダーダイヤグラムを構成し、
これを所定の命令形式に変換してユーザプログラ
ムメモリ１に予め設定することを意味している。
第４図に示した例は、温度異常フラグＦ２がセツ
トされた場合に無条件に出力禁止フラグＦ０がセ
ツトされる他、他機異常フラグＦ３がセツトさ
れ、かつ入力接点１１がオンした場合に出力禁止
フラグＦ０がセツトされ、更にまたバツテリ異常
フラグＦ１がセツトされ、かつ入力接点Ｉ２がオ
ンしたとき出力禁止フラグＦ０がセツトされるよ
うにユーザプログラムが組まれているのである。

次に、２台の上記プログラマブル・コントロー
ラ＃１，＃２によつて並列リンク方式のコントロ
ーラシステムを構成した場合の両機のCPU７に
よる処理手順を第５図のフローチヤートに従つて
説明する。両機＃１，＃２においてイニシヤル処
理が終了すると最初のステツプ１０１でそれぞれ
自機の入力回路２に印加されている入力データを
入出力メモリ４の所定エリア（＃１号機ではエリ
ア＃1i，＃２号機では＃2i）に取込む。この入力
更新動作が終了したら、その終了したことをそれ
ぞれ他機に伝え合う。次のステツプ１０２でそれ
ぞれ他機から入力更新動作の終了が伝えられるの
を待つ。両機＃１，＃２共に入力更新動作が終了
すると、次のステツプ１０３，１０４に進み、
＃１号機の入出力メモリ４のエリア＃1iの入力デ
ータを＃２号機に転送する。次のステツプ１０
５，１０６で、＃２号機における入出力メモリ４
のエリア＃2iの入力データを＃１号機に転送す
る。以上により両機＃１，＃２間で互いの入力デ
ータを交換しあつたことになる。

続いて各機＃１，＃２においてステツプ１０
７，１０８に進み、それぞれのユーザプログラム
メモリPMに格納されているユーザプログラムを
一巡実行する。これにより、各命令の実行結果に
従つて入出力メモリ４の出力データが書換えらる
とともに、上述した出力禁止フラグＦ０の状態も
決定される。両機＃１，＃２はユーザプログラム
の実行が終了したらそれを互いに伝え合う。ステ
ツプ１０９はそれぞれ他機がユーザプログラムの
実行を終了したかどうかをチエツクしながら待
つ。

両機＃１，＃２が共にユーザプログラムの実行
を終了すると、次のステツプ１１０，１１１に進
み、＃１号機の入出力メモリ４におけるエリア
＃11および＃21の出力データを＃２号機に転送す
る。続いてステツプ１１２，１１３に進み、＃２
号機の入出力メモリ４におけるエリア＃12および
＃22の出力データを＃１号機に転送する。これで
各機＃１，＃２がそれぞれのユーザプログラムを
実行することによつて書換えた出力データを互い
に交換しあつたことになる。

次のステツプ１１４では、出力禁止フラグＦ０
がセツトされているかリセツトされているのかを
判断する。出力禁止フラグＦ０がリセツトされて
いるのは、制御出力を禁止しない正常な動作を行
なうことを意味し、この場合はステツプ１１５に
進んで出力更新動作を行なう。すなわち＃１号機
においては入出力メモリ４におけるエリア＃11お
よび＃12の出力データを出力回路３に転送する。
また＃２号機においてエリア＃21および＃22の出
力データを出力回路３に転送する。次のステツプ
１１６では、異常信号STをＬレベルにし、リン
クユニツト５のトランジスタ１０を非能動にす
る。

次のステツプ１１９ではバツテリ異常検出回路
１２の出力をチエツクし、異常があるか否かを判
断する。異常である場合、ステツプ１２１で異常
フラグＦ１をセツトし、異常でない場合はステツ
プ１２０で異常フラグＦ１をリセツトする。続く
ステツプ１２２では、温度異常検出回路１３の出
力をチエツクし異常であるか否かを判断する。異
常である場合ステツプ１２４で異常フラグ２をセ
ツトし、異常でない場合はステツプ１２３で異常
フラグＦ２をリセツトする。続くステツプ１２５
ではリンクユニツト５からの異常受信信号Ｅ・
STをチエツクし、この信号Ｅ・STがＨレベル
（異常）であるか否かを判断する。異常である場
合ステツプ１２７で他機異常フラグＦ３をセツト
し、異常でない場合はステツプ１２６で他機異常
フラグＦ３をリセツトする。続くステツプ１２８
ではモニター表示や図示していないプログラムコ
ンソールからの入力受付処理等の各種のOS処理
（オペレーテイング・システム）を行ない、その
後ステツプ１０１の入力更新動作に戻る。

以上のステツプ１０１〜１２８までが繰返し高
速に実行される訳である。その実行過程で、制御
対象機器の制御状態の信号にともなつて入出力デ
ータが変化していき、また両機＃１，＃２におけ
るそれぞれの異常検出回路１２，１３の出力およ
び異常信号ラインSBの状態に従つて異常フラグ
Ｆ１，Ｆ２および他機異常フラグＦ３が変化す
る。そして、＃１号機において例えば第４図に示
したように出力禁止フラグＦ０の駆動条件がユー
ザ側にて設定されていて、この＃１号機において
例えば入力接点Ｉ１がオンし、かつバツテリ異常
フラグＦ１がセツトされると、そのときステツプ
１０７，１０８のユーザプログラムの実行によつ
て出力禁止フラグＦ０がセツトされる。その場
合、ステツプ１１４で出力禁止フラグＦ０がセツ
トされたのが検出され、ステツプ１１５の出力更
新動作は行われずに、ステツプ１１７に進み、こ
のステツプ１１７にて出力回路３から導出されて
いる全ての外部出力信号をオフにする（出力禁
止）。次にステツプ１１８に進み、異常信号STを
Ｈレベルにし、トランジスタ１０を駆動し、異常
信号ラインSDをアクテイブ（Ｌレベル）にし
て、ステツプ１１９へ進む。

一方＃１号機によつて異常信号ラインSBがア
クテイブにされているので、＃２号機側において
は、ステツプ１２５を実行したとき異常受信信号
Ｅ・STがＨレベルなつていることが検出され、
他機異常フラグＦ３がセツトされる。そして、こ
の他機異常フラグＦ３がセツトされたことに基づ
いてユーザプログラムが実行されると、その内容
に従つて、＃２号機における出力禁止フラグＦ０
がセツトされることにもなる。つまり、＃１号機
の異常信号を受けて＃２号機において出力禁止状
態にすることが、＃２号機のユーザプログラムに
よつて任意に設定できる。

なお、上記の実施例では２台のプログラマブ
ル・コントローラで並列リンク方式のシステムを
構成する例について述べたが、本発明はこれに限
定されるものではなく、更に多くのプログラマブ
ル・コントローラでもつて並列リンク方式のシス
テムを構築するようなものにも全く同様に適用で
きる。またプログラマブル・コントローラにおけ
る異常診断機能としては、先にあげた例だけでは
なく、CPU内のデータバスのパリテイチエツク
機能やその他の回路上の種々の異常を検出するも
のも含まれる。

上記実施例では、出力禁止態様として全ての外
部出力信号をオフにするようにしていたが、本発
明はこれに限定されるものではなく、出力禁止フ
ラグがセツトされる直前の出力状態を維持するよ
うにしたり、あるいは予め設定してある特定の出
力パターンを出力するように構成することもでき
る。

以上詳細に説明したように、この発明に係るプ
ログラマブル・コントローラによれば、複数台に
よつて並列リンク方式のコントローラシステムを
構成したとき、各機においてどのような異常状態
が検出され、かつどのような制御状態であるとき
に各機の制御出力動作を禁止するかを、使用者側
の立場でシステム全体としての使用態様に見合つ
た条件設定をすることができ、従来のように各コ
ントローラが単独で無条件に異常によりその出力
動作を禁止するものと異なり、制御対象を危険な
状態に陥らせるようなことはなくなり、使用者側
の種々の要求に対応でき、極めて使い勝手が良い
ものとなる。

【図面の簡単な説明】

第１図は本発明に係るプログラマブル・コント
ローラを２台用いて並列リンク方式のコントロー
ラシステムを構成した状態のブロツク図、第２図
は同上システムにおける各機の出力メモリ４のア
ドレスエリアの割当状況を示す図、第３図はリン
クユニツトLUの回路例を示す図、第４図は出力
禁止にするための条件設定プログラムの一例を示
す図、第５図は同上システムを構成する各機の処
理手順を示すフローチヤートである。１……ユーザプログラムメモリ、２……入力回
路、３……出力回路、４……入出力メモリ、５…
…リンクユニツト、７……中央処理ユニツト、８
……ワーキングメモリ、１２……バツテリ異常検
出回路、１３……温度異常検出回路、Ｆ０……出
力禁止フラグ、Ｆ１，Ｆ２……異常フラグ、Ｆ３
……他機異常フラグ。

Claims

【特許請求の範囲】

１自機の入出力端子数より、充分大きな容量の
入出力メモリを有し、リンクバスによつて他機と
接続されたとき、互いのユーザプログラムの実行
動作に同期して互いの入出力メモリのデータを交
換しあう入出力データ交換手段およびユーザプロ
グラム同期実行手段とを備えるプログラマブル・
コントローラにおいて、装置内部の異常を検出す
る複数種類の異常診断手段と、各異常診断手段に
対応して設定されその診断結果に応じてセツトま
たはリセツトされる複数の異常フラグと、他機か
ら発せられる異常信号を受信する異常信号受信手
段と、この受信手段にて異常信号を受信したとき
にセツトされる他機異常フラグと、ユーザプログ
ラムの一部として任意に設定された命令を実行す
ることにより、上記異常フラグ、他機異常フラグ
および任意の入出力データ間の任意の論理演算の
結果でもつてセツトまたはリセツトされる出力禁
止フラグと、この出力禁止フラグがセツトされた
とき制御出力動作を禁止して所定の出力状態にす
る出力禁止手段と、上記出力禁止フラグがセツト
されたとき他機に対して異常信号を送出する異常
信号送信手段とを備えたことを特徴とするプログ
ラマブル・コントローラ。