JPS62271105A - シ−ケンスコントロ−ラのオンオフ情報伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 く産業上の利用分野〉 本発明は、入出力要素としてシーケンスコントローラに
よってアクセスされる信号メモリを有し、シーケンスコ
ントローラによって信号メモリに書込まれたオンオフ信
号を子局側の伝送装置に伝送し、子局側の伝送装置から
伝送されるオンオフ信号を前記信号メモリに書込むよう
にしたシーケンスコントローラのオンオフ情報伝送装置
に関するものである。

〈従来の技術〉 従来のかかる伝送装置においては、伝送異常が発生した
場合、伝送動作を停止するようになっており、また、伝
送装置に設けられたリセットスイッチが操作されるか、
電源が再投入された場合に異常の記憶を解除して伝送動
作を再開するようになっている。

〈発明が解決しようとする問題点〉 したがって、従来のものでは、伝送異常の発生じた後で
伝送動作を再開する場合、伝送装置の設置されている場
所まで行って、リセットスイッチの深作もしくは、電源
の再投入を行わなければならず、作業性が悪いだけでな
く、シーケンスコントローラで制御される設備のダウン
タイムが長くなる問題があった。

く問題点を解決するための手段〉 第１図は本発明を明示するための全体構成図である。

本発明は、伝送異常を検出して伝送手段Ｂによる伝送動
作を停止する異常検出手段Ｃと、シーケンスコントロー
ラＳにより信号メモリＡの特定番地の信号状態が変更さ
れたことを検出して伝送動作を再開させる再起動制御手
段りとを設けたことを特徴とするものである。

〈作用〉 伝送異常が発生した後で、シーケンスコントローラＳに
より信号メモリＡの特定番地の状態が変更されると、こ
れが再起動制御手段りによって検出され、これにより伝
送手段Ｂによる伝送動作が再開される。

〈実施例〉 以下本発明の実施例を図面に基づいて説明する。

第２図においてｉ０ａ〜Ｉｏｎは複数のシーンケスコン
トローラであり、これらのシーケンスコントローラ１０
ａ〜Ｉｏｎにはそれぞれ入出力回路１１ａ〜ｌｌｎを介
してスイッチ、リレー等の入出力要素１２が接続されて
いる。また１　５　ａ　−１５ｎはシーケンスコントロ
ーラ１０ａ〜Ｉｏｎの入出力バスにそれぞれ結合された
伝送装置であり、伝送ライン１６によって相互に接続さ
れている。

そして、前記伝送装置１５ａ〜１５ｎの内、伝送装置１
５ａは親局として作動し、伝送装置１５ｂ〜１５ｎは子
局として作動する。

伝送装置１５ａは第３図に示すように、一対の信号メモ
リ２０ａ、２０ｂ、マルチプレクサ２１ａ＋２１ｂｓゲ
ートＯＧＩ、ＯＧ２から成るメモリ部１７、アドレサラ
プルレジスタ２５、アドレサラプルゲート２６、パラレ
ルシリアル変換器２７、シリアルパラレル変換器２８、
ライントライバ３０１マイクロプロセツサ３１ＳＲｏＭ
３２、ＲＡＭ３３、制御信号発生回路３４、アドレスレ
ジスタ３５、アドレスカラン３６、クロック発生回路３
７からなる伝送制御部１日とから構成されている。

一対の信号メモリ２０ａ、２０ｂのアドレス端子ＡＤ、
データ入力端子Ｄｉ、制御端子Ｒ／Ｗは、マルチプレク
サ２１ａ、２１ｂを介してシーケンスコントローラ１０
ａの入出力アドレスバス■ＯＡＤ、出力信号線ＳＯＮ／
ＳＯＦ、ストローブ信号線５ＧＩＯに接続されるととも
に、伝送制御部１８のパスラインＡＢＩ、制御信号発生
回路３４、アドレサラブルゲート２６に接続されている
。また、信号メモリ２０ａ、２０ｂのデータ出力端子Ｄ
ｏはゲートＯＧ１．ＯＧ２を介して、シーケンスコント
ローラ１０ａの信号入力線■○Ｂに接続されるとともに
、アドレサラブルレジスタ２５に接続されている。

マルチプレクサ２１ａ、ゲートＯＧＩ、００２は、マイ
クロプロセッサ３１の指令に基づいて制御信号発生回路
３４から送出される制御信号によって制御されるように
なっており、信号メモリ２０ａがシーケンスコントロー
ラ１０ａ側に接続され信号メモリ２０ｂが伝送制御部１
８側に接続される状態と、信号メモリ２０ｂがシーケン
スコントローラ１０ａ側に接続され信号メモリ２０ａが
伝送制御部１８側に接続される状態とをオンオフ信号の
伝送周期に同期して交互に作り出している。

したがって、シーケンスコントローラｌＯａは、入出力
命令を実行することにより、信号メモリ２０ａもしくは
信号メモリ２０ｂに対してオンオフ情報の書込みと読出
しを行うことができる。

伝送制御部１８は、信号メモリ２０ａ、２０ｂに記憶さ
れたオンオフ情報の他装置への伝送と、他装置から送信
されるオンオフ情報の受信ならびに信号メモリ２０ａ、
２０ｂへの書込みの動作を行う。伝送制御部１８から信
号メモリ２０ａ、２０ｂに供給されるアドレスデータは
１１ビツトであるが、この１１ビツトのアドレスデータ
の内上位８ビットはアドレスレジスタ３５から供給され
、下位３ビツトはクロ・７り発生回路３７から出力され
るクロック信号で順次歩進するアドレスカラン３６から
供給されるようになっている。また、このアドレスカラ
ン３６から出力される３ビツトのアドレスデータはアド
レサラプルレジスク２５とアドレサラブルゲート２６に
も供給されるようになっている。

前記マイクロプロセッサ３１は、データバスＤＢ、アド
レスバスＡＢを介してＲＯＭ３２．ＲＡＭ３３．制御信
号発生回路３４．アドレスレジスタ３５に接続されると
ともに、アドレサラブルレジスタ２５とパラレルシリア
ル変換器２７を結ぶデータライン及びシリアルパラレル
変換器２８とアドレサラブルゲート２６とを結ぶデータ
ラインにも接続され、マイクロプロセッサ３１とパラレ
ルシリアル変換器２７．シリアルパラレル変換器２８と
の間でのデータ交換を行うようになっている。また、デ
ータバスは、シリアルパラレル変換器２８の異常信号出
力端子にも接続され、伝送異常の発生がマイクロプロセ
ッサ３１によって検出できるようになっている。

前記信号メモリ２０ａ、２０ｂの記憶アドレスは、第４
図に示すように、子局側の伝送装置１５ｂ〜１５ｎと対
応する複数の記憶エリアＭＡＩ〜ＭＡｎに分割され、各
記憶エリアＭＡＬ〜Ｍ　Ａ　ｎは各伝送装置１５ｂ〜１
５ｎにおける入力信号と出力信号の割合に応じて出力信
号ゾーンと入力信号ゾーンとに区分けされている。

信号メモリ２０ａ、２０ｂと、パラレルシリアル変換器
２７．シリアルパラレル変換器２８との間のデータの転
送は、それぞれアドレサラブルレジスタ２５．アドレサ
ラブルゲート２６を介して行われる。今、信号メモリ２
０ａ、２０ｂからパラレルシリアル変換器２７ヘデータ
を転送する場合、マイクロプロセッサ３１は転送するべ
きオンオフ情報が記憶されている番地を指定するアドレ
スデータの上位８ビツトのデータをアドレスレジスタ３
５にセットし、この後アドレスカウンタ３６を作動させ
る。これにより、８個のオンオフ情報が信号メモリ２０
ａ、２０ｂのいずれかから順次読出されアドレサラブル
レジスタ２５に順次セットされ、８ビツトのパラレルデ
ータとしてパラレルシリアル変換器２７に供給される。

この後、マイクロプロセッサ３１はパラレルシリアル変
換器２７を起動してシリアル転送を開始する。

また、オンオフデータの受信時において、シリアルパラ
レル変換器２８により８ビツトのシリアルデータが受信
され、マイクロプロセッサ３１に受信完了信号が送出さ
れると、マイクロプロセッサ３１は、受信したデータを
書込むべきメモリアドレスの上位８ビツトデータをアド
レスレジスタ３５にセットした後、アドレスカウンタ３
６を作動させ、シリアルパラレル変換器２８から出力さ
れている８ビツトのオンオフ情報をアドレサラブルゲー
ト２６により１ビツトずつ選択して信号メモリ２０ａ、
２０ｂに供給し、これを８個の異った記憶アドレスに順
次記憶させる。

子局側の伝送装置１５ｂ〜１５ｎの構成も上記した親局
の構成と同じであるので、説明を省略するが、信号メモ
リ２０ａ、２０ｂには接続されているシーケンスコント
ローラｔｏｂ〜Ｉｏｎとの間で交換すべきオンオフ信号
のみが記憶される点および、マイクロプロセッサ３１が
子局側の動作を行う点が親局と相違する。

次に上記装置の作動について説明する。運転を開始する
場合、子局側の伝送装置１５ｂ〜１５ｎの電源を投入し
た後で、親局の伝送装置１５ａの電源を投入する。

子局側の伝送装置１５ｂ〜１５ｎの電源が投入されると
、子局側の伝送装置１５ｂ〜１５ｎのマイクロプロセッ
サ３１は、第６図に示す処理を開始し、親局の伝送装置
１５ａ測から接続シーケンス情報が来るまで待機する（
６０）。

一方、親局の伝送装置１５ａの電源が投入されると、親
局の伝送袋ｍ　１５　ａのマイクロプロセッサ３１は第
５図に示す処理を開始し、子局側の伝送装置１５ｂ〜１
５ｎに第７図（ａｌに示すように、子局ステーション番
号ＳＡ　ｉ、子局への転送データ数ＴＸＤ、親局への転
送データ数ＲＸＤの情報を含む接続シーケンス情報を子
局側の伝送装置１５ｂ〜１５ｎに順番に転送する（５０
）。

各子局側の伝送装置１５ｂ〜１５ｎのマイクロプロセッ
サ３１は、親局から接続シーケンスの情報が転送される
と、各子局側の伝送装置１５ｂ〜１５ｎに設定されてい
る子局ステーション番号Ｓｉ、子局への伝送データ数Ｔ
ＸＤｌｌｔ局への転送データ数ＲＸＤを含む返答情報を
親局の伝送装置１５ａへ伝送しく６１）、この後、親局
側から転送された情報と子局側に設定されている上記の
情報が一致しているか否かを判別する（６２）。そして
、異っている場合には、接続されたシーケンスコントロ
ーラに異常を報知しく６３）、一致している場合には、
オンオフ情報の交換処理へ移る（６４）。

また、親局の伝送装置１５ａのマイクロプロセッサ３１
も各子局側の伝送装置１５ｂ〜１５ｎから転送されてき
た返答情報の内容が転送した接続シーケンス情報と一致
しているか否かを判定しく５１）、不一致がある場合に
は信号メモリ２０ａ。

２０ｂの予定番地にオン情報を書込んでシーケンスコン
トローラｌｌａに異常を報知する（５２）。

そして、不一致がない場合には、オンオフ情報の交換処
理へ移る（５３）。

オンオフ情報の交換は第７図ｆｂ）に示されるように各
子局毎に行われ、最初は親局の伝送装置１５ａから伝送
装置１５ｂにオンオフ情報が伝送され、この情報が伝送
装置１５ｂにて受信されると、伝送装置１５ｂは親局の
伝送装置１５ａに対してオンオフ情報を伝送する。また
、オンオフ信号の受信中に伝送エラーが発生した場合、
第７図ｔｂ）にＥＣとして示されている伝送異常データ
を親局の伝送装置１５ａに転送する。

子局側の伝送装置１５ｂ〜１５ｎからのオンオフ情報の
伝送が完了すると、親局の伝送装置１５ａのマイクロプ
ロセッサ３１は、送られて来たデータが伝送異常データ
であったか否か、もしくはオンオフ情報の受信中に伝送
異常が発生しなかったか否かを判別しく５４）、伝送異
常が発生していない場合にはステップ（５３）に戻り、
伝送装置１５Ｃ以後の伝送装置に対して同様の処理を行
う。他方、伝送異常が発生した場合には、シーケンスコ
ントローラ１０ａに異常を報知するとともに、信号メモ
リ２０ａ、２０ｂの内容をすべて消去する（５５）。そ
して、この後、シーンケスコントローラ１０ａによって
リセット指令が書込まれる信号メモリ２０ａ、２Ｏｂ内
の特定番地、すなわち、シーケンスコントローラ１０ａ
側から見て３７５７番地の状態を監視しく５６）、その
特定番地がオン状態になるまで待期状態となる。

上記のような伝送異常が生じた場合、子局側の伝送装置
Ｌ５ｂ〜ｔ５ｎでは、これをステップ（６５）にて判定
し、接続されているシーケンスコントローラ１０ｂ〜Ｉ
ｏｎに異常を報知しく６６）、この後、親局からの接続
シーケンス情報待ちになる。また、異常がない場合には
、ステップ（６７）からステップ（６４）へ戻って、次
のオンオフ情報の交換の処理に移る。

したがって、伝送異常が生じた場合、親局はステップ（
５６）で待機状態となり、子局はステップ（６０）で待
期状態となって伝送処理が中断される。

このような伝送異常が生じた後で、シーケンスコントロ
ーラｔＯａに接続された集中操作盤等に配設されたリセ
ットスイッチＲ３が押圧されると、シーケンスコントロ
ーラ１０ａ内に記憶されたシーケンスプログラムの処理
により、信号メモリ２０ａ、２Ｏｂ内の３７５７番地が
オン状態にされる。

このように、信号メモリ２０ａ、２０ｂの３７５７番地
がオン状態になると、親局の伝送装置１５ａのマイクロ
プロセッサ３１は、これをステップ（５６）にて判別し
、ステップ（５０）へ移行して接続シーケンス情報を各
子局側の伝送装置１５ｂ〜１５ｎに伝送する処理を再び
行う。これにより、前記した電源投入時の処理と同じ処
理が行われ、親局の伝送装置１５ａと子局側の伝送装置
１５ｂ〜１５ｎとの間でのオンオフ情報の交換が再開さ
れ、通信可能な状態になる。

〈発明の効果〉 以上述べたように本発明においては、伝送異常が生じて
停止状態になった場合、シーケンスコントローラ側から
信号メモリの特定番地の信号状態を変更するだけで、親
局の伝送装置を再起動して伝送を再開させることができ
るように構成したので、伝送装置の設置場所へ行って伝
送装置の電源を再投入したり、伝送装置のリセットスイ
ッチを操作しな（でも、シーケンスコントローラからの
指令で伝送処理を再開することができる。

したがって、シーケンスコントローラに接続された集中
際作盤等、作業者が操作しやすい場所に配置されたリセ
ットスイッチの操作で伝送処理を再開でき、操作性を向
上できるだけでなく、設備のダウンタイムを短縮できる
利点がある。

【図面の簡単な説明】

第１図は本発明を明示するための全体構成図、第２図〜
第７図は本発明の実施例を示すもので、第２図は伝送装
置を備えたシーケンスコントローラ制御システムのブロ
ック図、第３図は第２図における伝送装置１５ａの構成
を示すブロック図、第４図は親局における信号メモリ２
０ａ、２０ｂ内の記憶内容を示すメモリマツプ、第５図
は親局の伝送装置でのマイクロプロセッサ３１の処理を
示すフローチャート、第６図は子局の伝送装置でのマイ
クロプロセッサ３１の動作を示すフローチャート、第７
図はデータの伝送順序を示す図である。 １０２〜１０ｎ−゛−シーケンスコントローラ、Ｌｌａ
−ｔｔｎ・・・入出力回路、１２・・・入出力要素、１
５ａ〜１５ｎ・・・伝送装置、２０ａ、２Ｑｂ・・・信
号メモリ、２７・・・バラレ／Ｌ／　’ｉ　＋Ｊアル変
ｍ３．２８・・・シリアルパラレル変換器、３０・・・
ライントライバ、３１・・・マイクロプロセッサ、３２
・・・ＲＯＭ、３３・・・ＲＡＭ０

Claims (1)

【特許請求の範囲】
1. （１）入出力要素としてシーケンスコントローラによっ
   てアクセスされる信号メモリを有し、シーケンスコント
   ローラによって信号メモリに書込まれたオンオフ信号を
   子局側の伝送装置に伝送し、子局側の伝送装置から伝送
   されるオンオフ情報を前記信号メモリに書込むようにし
   たシーケンスコントローラのオンオフ情報伝送装置にお
   いて、伝送異常を検出して伝送動作を停止する異常検出
   手段と、前記シーケンスコントローラにより前記信号メ
   モリの特定番地の信号状態が変更されたことを検出して
   伝送動作を再開させる再起動制御手段とを設けたことを
   特徴とするシーケンスコントローラのオンオフ情報伝送
   装置。