JPH0629391U - Ｉｇｂｔ素子破損検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＧＢＴ素子の異常をオフバイアス直後に瞬
時に検出する。 【構成】 オン及びオフバイアス用トランジスタＴｒ₁
及びＴｒ₂によりゲート制御抵抗Ｒ_Gを介してＩＧＢＴ素
子３を制御するものにおいて、素子３のエミッタコレク
タ間に抵抗Ｒ₂、ツエナーダイオードＺＤ₁及び保護ダイ
オードが接続されたホトカプラＰＣ₁を直列に接続し、
ＰＣ₁の信号ＤをＤ型フリップフロップ（ＦＦ）５のＤ
端子に入力し、このＣＫ端子にゲート駆動信号Ａを少し
遅らせ反転させたクロック信号Ｂを入力する。正常時は
ＰＣ₁からＦＦ５にゲート駆動信号に応じた信号を出力
するが、クロック信号は位相が反転しているので、ＦＦ
５から出力されない。素子異常時はエミッタゲート間抵
抗が低くなるので、ＰＣ₁に電流は流れず、信号Ｄは
“Ｈ”となり、ＦＦ５で信号Ｂによりラッチされ検出信
号Ｅを出力する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、インバータ回路，コンバータ回路等に使用されるＩＧＢＴ素子の破 損検出回路に関する。

【０００２】

【従来の技術】

図３に従来インバータ回路のＩＧＢＴ素子の破損検出回路（１アーム分）を示 す。

【０００３】 図３において、１はゲート駆動回路、Ｔｒ₁及びＴｒ₂はゲート回路１により制 御されＩＧＢＴ素子３のゲートをオン及びオフバイアスするトランジスタ、２は ＩＧＢＴ素子３を用いたインバータ主回路のアーム、４はゲート制御抵抗Ｒ_Gと 並列に設けられた異常素子検出回路である。このインバータには、アーム短絡が 発生すると直流側に流れる短絡電流を検出し各アームのゲート駆動回路１に一斉 にＯＦＦ信号を入力して各素子のゲート駆動を停止する保護手段が設けられてい る（図示省略）。

【０００４】 しかしてインバータ回路に素子短絡が発生すると上記保護手段により各アーム の駆動回路１にＯＦＦ信号が入力されＯＦＦ側トランジスタＴｒ₂がＯＮして各 ＩＧＢＴにＯＦＦゲート信号が与えられる。

【０００５】 このＯＦＦゲート信号は破損素子のゲート制御抵抗Ｒ_Gに連続して流れるため 、異常素子検出回路４のコンデンサＣ₁と抵抗Ｒ₁の値の時定数τ＝Ｃ₁・Ｒ₁でホ トカプラＰＣ₁の１次側電圧が充電され、ホトカプラＰＣ₁がＯＮできる電圧しき い値に達した時ホトカプラＰＣ₁がＯＮし破損素子を検出する。

【０００６】

【考案が解決しようとする課題】

インバータ回路において各アームの素子は通常図４に示すように、並列接続さ れて使用される。この回路において、並列接続されたＩＧＢＴの１ケが破損した 場合、この破損素子のゲートエミッタ間は１Ω以下の抵抗となり、ＩＧＢＴのゲ ート電流は図５の（ｂ）に示すように変化する。

【０００７】 この破損素子の平均電流は正常時の電流図５の（ａ）に比べ数倍〜１０数倍の 大きな値となる。

【０００８】 この故障時のゲート電流に対して十分余裕を持たせて電源Ｅ₁，Ｅ₂を設計する と、電源が大きくなり経済的でない。またゲート制御抵抗に直列にヒューズを挿 入しても故障時にヒューズ溶断までに数〜数１０秒の時間を要するので、電源Ｅ ₁ ，Ｅ₂を小型にすることができない。

【０００９】 また、ヒューズを使用することは通常運転中におけるヒューズの熱サイクルに よるストレス等で通常運転中にも溶断する恐れがあり、装置の信頼性の低下を招 く。

【００１０】 また、上記異常素子検出回路４では、ホトカプラＰＣ₁の１次側にコンデンサ Ｃ₁と抵抗Ｒ₁による遅れ回路が必要であり、この遅れにより、インバータ回路な どで使用した場合、下側のアーム素子破損時同素子の異常検出前に上側アームが ＯＮ信号によりＯＮしてしまう場合があり、アーム短絡を防止できなく健全なア ームを破損する恐れがある。

【００１１】 本考案は、従来のこのような問題点に鑑みてなされたものであり、その目的と するところは、ＩＧＢＴ素子の異常をオフバイアス直後に瞬時検出し、異常検出 遅れによる対をなすアームの短絡を防止しうるＩＧＢＴ素子破損検出回路を提供 することである。

【００１２】

【課題を解決するための手段】

上記目的を達成するために、本考案におけるＩＧＢＴ素子破損検出回路は、 オンバイアス回路，オフバイアス回路を備えたゲート回路によりゲート制御抵 抗を介してＩＧＢＴ素子を制御されるＩＧＢＴ素子を用いた電力変換回路におい て、 前記ＩＧＢＴ素子のエミッタコレクタ間に電流制限抵抗とツエナーダイオード 及び保護ダイオードが並列に接続されたホトカプラを直列に接続し、 前記ホトカプラの出力をＩＧＢＴゲート駆動信号発生回路の信号を少し遅延し 反転させたクロック信号が入力するＤ型フリップフロップに接続したものである 。

【００１３】

【作用】

ＩＧＢＴ素子はゲート駆動信号により制御されるオンバイアス回路及びオフバ イアス回路によりゲート制御回路を介してオン，オフ制御される。

【００１４】 ＩＧＢＴ素子が正常時はゲートエミッタ間抵抗が大きいので、オフバイアス時 にツエナーダイオードがオンしフォトカプラの１次側に電流が流れ２次側からオ フバイアス信号に同期した信号がＤ型フリプフロップに出力される。しかしこの フリプフロップのクロック信号はゲート駆動信号を少し遅らせ反転させたものと なっているので、素子正常時はＤ型フリップフロップからは出力されない。

【００１５】 ＩＧＢＴ素子に異常が発生し、そのゲートエミッタ間の抵抗が小さくなると、 オフバイアス時にツエナーダイオードがオンすることがないので、ホトカプラの １次側に電流が流れず２次側からＤ型フリップフロップに“Ｈ”レベルの信号が 入力する。

【００１６】 このフリプフロップにはゲート駆動信号を少し遅延させ反転させたクロック信 号が入力しているので、ＩＧＢＴ素子に異常が発生しオフバイアスとなった瞬間 にＤ型フリップフロップからクロック信号によりラッチされた“Ｈ”レベルの信 号が異常検出信号として出力される。

【００１７】

【実施例】

本考案の実施例を図面を参照して説明する。なお、図１において従来図３に示 したものと同一構成部分には同一符号を付してその重複する説明を省略する。

【００１８】 図１について、ＩＧＢＴ素子３のエミッタベース間に電流制限用抵抗Ｒ₂とツ エナーダイオードＺＤ₁及びホトカプラＰＣ₁の直列回路を接続すると共に、ホト カプラＰＣ₁と並列に逆方向のホトカプラ保護用ダイオードＤ₁を接続する。

【００１９】 ５はホトカプラＰＣ₁の出力信号が入力するＤ型フリップフロップ、６はＩＧ ＢＴゲート駆動信号発生回路、７はこのゲート駆動信号Ａを多少遅延させる遅延 回路、８はこの遅延回路の信号を反転させたクロック信号Ｂをフリップフロップ ５のＣＫ端子に出力するインバータ（反転回路）である。その他の構成は従来図 ３のものと同じである。

【００２０】 次に、この実施例回路の動作について図２を参照して説明する。

【００２１】 ＩＧＢＴゲート駆動信号発生回路６から図２（ａ）に示すゲート駆動信号Ａが 出力されると、電源Ｅ₁から信号Ａに応じたトランジスタＴｒ₁，ゲート制御抵抗 Ｒ_Gを介してＩＧＢＴ素子３のゲートに電流が流れ、ＩＧＢＴのゲートエミッタ 間電圧Ｖ_GEは図２（ｂ）のようになる。

【００２２】 ＩＧＢＴ素子３が破損すると、ＩＧＢＴのゲートエミッタ間は１Ω以下の抵抗 値となるので、ゲート制御抵抗Ｒ_Gと破損素子３のゲートエミッタ間抵抗値に分 圧されるゲートエミッタ間電圧は図２（ｃ）のようになる。

【００２３】 ＩＧＢＴ素子３が正常の場合は、トランジスタＴｒ₁がオン、Ｔｒ₂がオフのオ ンバイアス時はフオトカプラに１次電流が流れず、トランジスタＴｒ₁がオフ、 Ｔｒ₂がオンとなったオフバイアス時に電源Ｅ₂から矢印のようにホトカプラＰＣ ₁ の１次側に電流Ｉ_Fが流れるので、ホトカプラＰＣ₁からＤ型フリップフロップ ５に出力される信号Ｄは図２（ｄ）のようになるが、Ｄ型フリップフロップに入 力しているクロック信号Ｂはゲート信号Ａを少し遅延させインバータで反転させ た信号となっているのでＤ型フリップフロップはラッチされない。

【００２４】 従って、素子３が正常な場合はフリップフロップ５の出力信号Ｅは図２（ｆ） のように常に“Ｌ”レベルとなる。

【００２５】 ＩＧＢＴ素子３が異常の場合は、素子３のゲートエミッタ間の抵抗値が低くな っているので、オフバイアス時に素子３のベースエミッタ間に発生する電位差は 低く異常検出回路４のツエナーダイオードＺＤ₁はオンしない。このためホトカ プラＰＣ₁に１次電流は流れない。

【００２６】 しかして異常が発生するとホトカプラＰＣ₁からＤ型フリップフロップ５に出 力される信号Ｄが“Ｈ”となり、この“Ｈ”の信号ＤがＤ型フリップフロップ５ によりＣＫ端子に入力するクロック信号Ｂによりラッチされ、図２（ｇ）に示す ように“Ｈ”レベルの異常検出信号Ｅが出力される。

【００２７】

【考案の効果】

本考案は、上述のとおり構成されているので、次に記載する効果を奏する。

【００２８】 （１）インバータ回路，コンバータ回路等のＩＧＢＴ素子がオフバイアス直後に 瞬時に素子異常を判定することができる。

【００２９】 （２）インバータ回路へ適用した場合、片側のアームをオフした後、そのアーム と対をなすアームをオンバイアスする前のデットタイムの区間内に素子異常を検 出することができる。

【００３０】 （３）異常検出を素子異常のあるアームと対をなす健全アームにオンバイアスす る前に行うことができるので、健全アーム素子がオンバイアスされアーム短絡に より破損するのを防止することが可能である。

【図面の簡単な説明】

【図１】本考案の実施例を示す回路図。

【図２】実施例における各部信号を示す波形図。

【図３】従来例を示す回路図。

【図４】単相ブリッジを示すブロック回路図。

【図５】（ａ）及び（ｂ）は正常時及び素子破損時のＩ
ＧＢＴゲート電流を示す波形図。

【符号の説明】

１…ゲート駆動回路 ２…アーム ３…ＩＧＢＴ素子 ４…異常素子検出回路 ５…Ｄ型フリップフロップ ６…ＩＧＢＴゲート駆動信号発生回路 ７…遅延回路 ８…インバータ ＰＣ₁…ホトカプラ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 オンバイアス回路，オフバイアス回路を
   備えたゲート回路によりゲート制御抵抗を介して制御さ
   れるＩＧＢＴ素子を用いた電力変換回路において、 前記ＩＧＢＴ素子のエミッタコレクタ間に電流制限抵抗
   とツエナーダイオード及び保護ダイオードが並列に接続
   されたホトカプラを直列に接続し、 前記ホトカプラの出力をＩＧＢＴゲート駆動信号発生回
   路の信号を少し遅延し反転させたクロック信号が入力す
   るＤ型フリップフロップに接続したことを特徴としたＩ
   ＧＢＴ素子破損検出回路。