JP3590754B2

JP3590754B2 - 半導体パワーモジュール

Info

Publication number: JP3590754B2
Application number: JP2000073190A
Authority: JP
Inventors: 秀敏大上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-03-16
Filing date: 2000-03-16
Publication date: 2004-11-17
Anticipated expiration: 2020-03-16
Also published as: JP2001268928A

Description

【０００１】
【発明の属する技術分野】
本発明は過電流保護回路を備えた半導体パワーモジュールに関するものである。
【０００２】
【従来の技術】
図３は、例えば特開平４−３０８４１９号公報に示された従来の過電流保護回路を含む半導体パワーモジュールの構成図である。図において１は負荷の三相誘導モータ、２は三相誘導モータ１の駆動電源、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆは３相ブリッジ構成に配置されたパワートランジスタであり、それぞれフライホイール・ダイオード４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆが並列接続される。２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆはフォトカプラからなる各駆動回路、２１は直流電源、２２は後述の過電流検出回路７１から出力する過電流検出信号によりオフされる保護用トランジスタである。前記各駆動回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの入力側発光素子の入力端は共通接続されて、その共通接続点と直流電源２１の正極との間の入力側共通電源供給路に保護用トランジスタ２２が介挿接続されている。また、前記駆動回路の上段３個の各駆動回路２０ａ、２０ｂ、２０ｃは個別の電源２３ａ、２３ｂ、２３ｃに各々接続され、下段３個の各駆動回路２０ｄ、２０ｅ、２０ｆは共通接続されて単一の電源２３ｄに接続されている。１５はパワートランジスタのスイッチングを制御する制御回路、２４はモータ１流れる電流を電圧に変換する電流検出のための抵抗である。７１は過電流検出回路であり、２５、２６はコンパレータ、２７はツエナダイオード、２８、２９はツエナ電圧を分圧して基準電圧を設定する抵抗、３０、３１、３２はトランジスタ、３３、３４はフォトカプラ、３５はコンデンサ、３６は抵抗であり、このコンデンサ３５と抵抗３６で過電流復帰後の遮断保持時間を決定する。
【０００３】
過電流検出回路７１は、モータ１に所定以上の過電流が流れたのを検出して保護用トランジスタ２２をオフすることにより、全ての駆動回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの各々の入力側の電源供給を遮断して全てのパワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆをオフ状態に保持して過電流による破壊から保護しようとするものである。次に、この過電流検出回路７１について説明する。第１のコンパレータ２５の＋側端子には、ツエナ電圧を分圧して設定された基準電圧が入力されている。一方、このコンパレータ２５の−側端子には、モータ１に流れる電流を抵抗２４により電圧に変換した検出電圧が入力されている。そして、モータ１に過電流が流れていない場合には、検出電圧が基準電圧以下であるので、第１のコンパレータ２５の出力信号はハイレベルであって第１のトランジスタ３０のコレクタ電位がローレベルであり、第２のコンパレータ２６の出力信号がハイレベルであり、第２のトランジスタ３１のコレクタ電位がローレベルであり、それにより第３のトランジスタ３２がオフ状態であるため、フォトカプラ３３もオフ状態であり、前述の保護用トランジスタ２２はベース電流が流れることによりオン状態を保持しており、全ての駆動回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの各々の入力側受光素子に電源供給される。また、第３のトランジスタ３２がオフであることによりフォトカプラ３４もオフ状態であり、制御回路１５に過電流検出信号は流れないので、制御回路１５から制御信号が出力されて各パワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆがスイッチング制御され、定常の電力変換動作が行われてモータ１に電力供給される。
【０００４】
次に、モータ１に過電流が流れた場合には、抵抗２４における電圧降下が大きくなってこの検出電圧が基準電圧以上になると、第１のコンパレータ２５の出力信号がローレベルとなって第１のトランジスタ３０のコレクタ電位がハイレベルとなり、第２のコンパレータ２６の出力信号がローレベルとなり、第２のトランジスタ３１のコレクタ電位がハイレベルとなり、第３のトランジスタ３２がオンとなって、両フォトカプラ３２、３３がオン状態に移行して過電流検出信号が出力するので、保護用トランジスタ２２はベース電流が流れなくなってオフ状態に移行する。従って、全ての駆動回路２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの入力側の電源供給が遮断されるので、全てのパワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆはベース電流が流れなくなってオフ状態を保持し、結果として過電流による破壊から保護する。また、フォトカプラ３４のオンにより、制御回路１５に過電流検出信号が流れて、制御回路１５は制御信号の出力を停止する。全てのパワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆがオフ状態となることにより第１のコンパレータ２５の出力信号が瞬時にハイレベルに反転するが、コンデンサ３５が抵抗３６を通じて放電することにより第２のコンパレータ２６の出力信号は即座にハイレベルに反転しなく、保護用トランジスタ２２は、抵抗３６とコンデンサ３５との時定数で決定される一定時間だけオフ状態を保持した後、遮断を解除する。
【０００５】
【発明が解決しようとする課題】
上記のような従来の半導体パワーモジュールは、過電流発生時のパワートランジスタの遮断保持時間を抵抗とコンデンサで構成しているため、抵抗とコンデンサの定数誤差により遮断時間にバラツキが生じる。特に前記遮断時間が短くなり、過電流発生時に制御回路からの制御信号が出力停止される以前に遮断を解除すると、過電流が再発生することとなり、過電流が繰り返され素子の破壊に至らしめることがある。また、前記遮断時間が長くなると、定常状態に復帰するまでの時間が長くなり、負荷を制御できない時間が長くなるという問題があった。また、半導体パワーモジュール製造後に前記遮断時間を容易に変更することができないといった問題があった。
【０００６】
この発明は、このような問題点を解決するためになされたもので、半導体パワースイッチング素子に過電流が発生した場合に半導体パワースイッチング素子を遮断する遮断時間を正確に計測し、また当該遮断時間を容易に変更することを可能とし、さらに過電流が連続して発生した場合には半導体パワースイッチング素子の遮断状態の解除を禁止する半導体パワーモジュールを得ることを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る半導体パワーモジュールは、複数の半導体パワースイッチング素子と、素子を駆動する駆動回路と、素子につながる負荷と、負荷に供給される素子からの電流に応じた電圧を出力する電流検出器と、電流検出器の出力電圧を基準電圧と比較して負荷に供給される電流を過電流と判断し信号を出力する過電流判断回路および過電流判断回路の信号を受けて半導体パワースイッチング素子を遮断する遮断回路に信号を出力する素子遮断信号出力回路とで構成された過電流検出回路とを備えた半導体パワーモジュールであって、素子遮断信号出力回路があらかじめ定められた遮断時間を記憶した電気的書き換え可能なメモリ回路と、メモリ回路に記憶された遮断時間をセットして、遮断回路に出力する出力信号の出力時間を計測するタイマ回路とで構成されており、過電流が発生したとき、メモリ回路の遮断時間をセットしたタイマ回路のタイマ値が０となるまで遮断状態が保持されるものである。
【０００８】
また、素子遮断信号出力回路には、加えて過電流判断回路の出力信号の出力回数を計測するカウンタ回路が設けられており、カウンタ回路のカウント値が所定の回数に達すると、遮断回路の遮断状態を継続させるものである。
【０００９】
また、複数の半導体パワースイッチング素子と、素子を駆動する駆動回路と、素子につながる負荷と、負荷に供給される素子からの電流に応じた電圧を出力する電流検出器と、電流検出器の出力電圧を基準電圧と比較して負荷に供給される電流を過電流と判断し信号を出力する過電流判断回路および過電流判断回路の信号を受けて半導体パワースイッチング素子を遮断する遮断回路に信号を出力する素子遮断信号出力回路とで構成された過電流検出回路と制御回路とを備えた半導体パワーモジュールであって、素子遮断信号出力回路があらかじめ定められた遮断時間を記憶した電気的書き換え可能なメモリ回路と、メモリ回路に記憶された遮断時間をセットして、遮断回路に出力する出力信号の出力時間を計測するタイマ回路とで構成されており、過電流が発生したとき、メモリ回路の遮断時間をセットしたタイマ回路のタイマ値が０となるまで遮断状態が保持されるとともに、遮断回路に出力する出力信号の出力回数が制御回路に出力されてカウントされ、そのカウント値が所定の回数に達すると遮断回路の遮断状態を継続するものである。
【００１０】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図１、図２について説明する。図１において、１は負荷の三相誘導モータ、２は三相誘導モータの駆動電源、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆは３相ブリッジ構成に配置された複数のパワートランジスタであり、それぞれフライホイール・ダイオード４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆが並列接続される。５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆは対応するパワートランジスタの駆動回路と後述の過電流検出回路７からハイレベルが入力されると対応するパワートランジスタのベース電流を遮断する回路からなる遮断回路、６ａ、６ｂ、６ｃは流れる電流に応じた電圧を出力する電流検出器である。７は過電流検出回路であり、８ａ、８ｂ、８ｃは各電流検出器６ａ、６ｂ、６ｃの各々の出力をそれぞれの＋側端子に接続され、それぞれの−側端子には基準電圧Ｖｒｅｆが接続されたコンパレータ、９は各コンパレータ８ａ、８ｂ、８ｃの各々の出力が入力される第１の論理和ロジック回路であり、これらによって過電流判断回路を成す。
【００１１】
１０はあらかじめ定められた遮断時間を記憶した電気的書き換え可能なメモリ（例えばＥＥＰＲＯＭなど）、１１は遮断時間を計測するタイマ回路、１２は前記第１の論理和ロジック回路９のハイレベル出力回数を計測するカウンタ回路、１３は前記メモリ１０とタイマ回路１１とカウンタ回路１２を含むマイクロコンピュータであり、これらで素子遮断信号出力回路を成す。つまりこのマイクロコンピュータ１３は第１の論理和ロジック回路９の出力が入力され、この入力がハイレベルのときタイマ回路１１に遮断時間をセットすると共にカウンタ回路１２を１カウントアップし、ローレベルのときタイマ回路１１のタイマをカウントダウン動作させて遮断時間を計測し、タイマの値が０の場合にローレベルを出力し、０以外の場合にハイレベルを出力する。また、カウンタ回路１２のカウント値があらかじめ設定された値に達すると、マイクロコンピュータ１３はハイレベル出力を保持する。１４は第１の論理和ロジック回路９の出力とマイクロコンピュータ１３の出力を入力とする第２の論理和ロジック回路であり、その出力は遮断回路５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆに送出される。そして、前記過電流判断回路と素子遮断信号出力回路とで、過電流検出回路７を構成している。１５はパワートランジスタのスイッチングを制御する制御回路である。
【００１２】
次に動作について説明する。過電流が発生していないときは、すべての電流検出器６ａ、６ｂ、６ｃの出力電圧は基準電圧Ｖｒｅｆより低く、全てのコンパレータ８ａ、８ｂ、８ｃの出力はローレベルであり、したがって第１の論理和ロジック回路９の出力はローレベルである。マイクロコンピュータ１３には第１の論理和ロジック回路９のローレベル出力が入力され、タイマ回路１１のタイマ値は０に保持されてマイクロコンピュータ１３の出力はローレベルである。第１の論理和ロジック回路９の出力がローレベルであり、マイクロコンピュータ１３の出力がローレベルであるので、第２の論理和ロジック回路１４の出力はローレベルである。従ってベース電流は遮断されず、制御回路１５から制御信号が出力されて各パワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆは通常のスイッチング動作を行う。
【００１３】
次に、過電流が発生すると、対応した各電流検出器６ａ〜６ｃの出力電圧が基準電圧Ｖｒｅｆより高くなり、対応するコンパレータ８ａ〜８ｃの出力がハイレベルとなり、したがって第１の論理和ロジック回路９の出力がハイレベルとなる。マイクロコンピュータ１３には第１の論理和ロジック回路９からハイレベルが入力されるので、カウンタ回路１２を１カウントアップするとともにメモリ１０にあらかじめ記憶された遮断時間がタイマ回路１１にセットされ、マイクロコンピュータ１３の出力はハイレベルとなる。第１の論理和ロジック回路９のハイレベル出力、およびマイクロコンピュータ１３のハイレベル出力が第２の論理和ロジック回路１４に入力され、第２の論理和ロジック回路１４の出力がハイレベルとなり遮断回路５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆに送出され、全てのパワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆのベース電流が遮断される。また、第２の論理和ロジック回路１４の出力は、異常信号として制御回路１５に出力される。
【００１４】
全てのパワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆが遮断されると、過電流状態が解消され、すべての電流検出回路６ａ、６ｂ、６ｃの出力電圧が基準電圧Ｖｒｅｆより低くなり、すべてのコンパレータ８ａ、８ｂ、８ｃの出力がローレベルとなり、したがって第１の論理和ロジック回路９の出力がローレベルとなる。一方、マイクロコンピュータ１３には第１の論理和ロジック回路９のローレベル出力が入力され、タイマ回路１１のカウントダウン動作が開始される。タイマ回路１１のタイマ値が０に達するまでマイクロコンピュータ１３の出力はハイレベルである。マイクロコンピュータ１３のハイレベル出力、第１の論理和ロジック回路９のローレベル出力が入力される第２の論理和ロジック回路１４の出力はハイレベルに保持され遮断回路５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆに送出され、すべてのパワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆのベース電流は遮断状態が保持される。タイマ回路１１のタイマ値が０に達するとマイクロコンピュータ１３の出力はローレベルとなり、第１の論理和ロジック回路９の出力がローレベルであることから、第２の論理和ロジック回路１４の出力はローレベルとなり、遮断回路５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆによる全てのパワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆの遮断状態は解除される。なおタイマ回路１１のタイマ値は次に過電流が発生して第１の論理和ロジック回路９の出力がハイレベルとなるまで０に保持される。以上のように過電流発生時にメモリ１０に設定された時間、確実に全てのパワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆを遮断できる。
【００１５】
また図２のタイミングチャートに示すように、同図の（ａ）の電流検出器の出力電圧が破線で示す基準電圧Ｖｒｅｆより高くなり、前述のように第１の論理和ロジック回路９のハイレベル出力がマイクロコンピュータ１３に入力される毎に、カウンタ回路１２は同図の（ｂ）のようにカウンタ値をカウントアップして過電流の発生回数を計測する。カウンタ回路１２のカウンタ値が図２の（ｂ）の破線で示すあらかじめ設定された値、例えば５回に達すると、マイクロコンピュータ１３の出力はそれ以降ハイレベルに保持されるので、そのハイレベル出力が第２の論理和ロジック回路１４に入力され、図２の（ｃ）で示すように第２の論理和ロジック回路１４の出力もハイレベルが保持される。従って遮断回路５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆにより全てのパワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆのベース電流が遮断されて過電流状態が解消された後も遮断状態が継続し、過電流の繰り返しによるパワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆの破壊を防止することができる。
【００１６】
このように上記実施の形態１では、遮断時間はあらかじめ定められた値がメモリ１０に記憶されるが、当該メモリ１０に記憶する遮断時間を書き換えることにより容易に遮断時間を変更することができる。
【００１７】
実施の形態２．
上記実施の形態１では、カウンタ回路１２を設けて設定した値に過電流発生回数が達すると、パワートランジスタ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆが遮断された状態が継続する例を示したが、必ずしもカウンタ回路１２を設ける必要もなく、例えば、第２の論理和ロジック回路１４の出力が異常信号として制御回路１５に出力されている情報を利用することで代替させることも可能である。
また、制御回路内にカウンタを設けてある場合にも、マイコン内にカウンタ回路１２を必ずしも設ける必要はない。
【００１８】
また、上記実施の形態１、２では半導体パワースイッチング素子としてパワートランジスタについて述べたがパワーＭＯＳＦＥＴやＩＧＢＴなどのパワーデバイスで構成される半導体パワーモジュールについてもこの発明は同様に適用できる。また、負荷として三相誘導モータについて述べたがその他の交流モータや直流モータについてもこの発明は同様に適用できる。
【００１９】
【発明の効果】
この発明は以上に述べたように構成されているので以下に示すような効果を奏する。
【００２０】
過電流検出回路内に設けたマイクロコンピュータのメモリに過電流遮断時間を正確にかつ容易に変更可能に設定することができ、過電流が連続して発生することによる半導体パワースイッチング素子の破壊を防止できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体パワーモジュールを示す構成図である。
【図２】この発明の実施の形態１による半導体パワーモジュールのタイミングチャートである。
【図３】従来の半導体パワーモジュールの構成図である。
【符号の説明】
１負荷、３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆパワートランジスタ、
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ遮断回路、
６ａ，６ｂ，６ｃ電流検出器、７過電流検出回路、
８ａ，８ｂ，８ｃコンパレータ、９，１４論理和ロジック回路、
１０メモリ、１１タイマ回路、１２カウンタ回路、
１３マイクロコンピュータ。

Claims

複数の半導体パワースイッチング素子と、この素子を駆動する駆動回路と、前記素子につながる負荷と、この負荷に供給される前記素子からの電流に応じた電圧を出力する電流検出器と、この電流検出器の出力電圧を基準電圧と比較して前記負荷に供給される電流を過電流と判断し信号を出力する過電流判断回路および前記過電流判断回路の信号を受けて前記半導体パワースイッチング素子を遮断する遮断回路に信号を出力する素子遮断信号出力回路とで構成された過電流検出回路とを備えた半導体パワーモジュールであって、前記素子遮断信号出力回路があらかじめ定められた遮断時間を記憶した電気的書き換え可能なメモリ回路と、前記メモリ回路に記憶された遮断時間をセットして、前記遮断回路に出力する出力信号の出力時間を計測するタイマ回路とで構成されており、過電流が発生したとき、前記メモリ回路の前記遮断時間をセットしたタイマ回路のタイマ値が０となるまで遮断状態が保持されることを特徴とする半導体パワーモジュール。
前記素子遮断信号出力回路には、加えて前記過電流判断回路の出力信号の出力回数を計測するカウンタ回路が設けられており、前記カウンタ回路のカウント値が所定の回数に達すると、前記遮断回路の遮断状態を継続させることを特徴とする請求項１に記載の半導体パワーモジュール。
複数の半導体パワースイッチング素子と、この素子を駆動する駆動回路と、前記素子につながる負荷と、この負荷に供給される前記素子からの電流に応じた電圧を出力する電流検出器と、この電流検出器の出力電圧を基準電圧と比較して前記負荷に供給される電流を過電流と判断し信号を出力する過電流判断回路および前記過電流判断回路の信号を受けて前記半導体パワースイッチング素子を遮断する遮断回路に信号を出力する素子遮断信号出力回路とで構成された過電流検出回路と制御回路とを備えた半導体パワーモジュールであって、前記素子遮断信号出力回路があらかじめ定められた遮断時間を記憶した電気的書き換え可能なメモリ回路と、前記メモリ回路に記憶された遮断時間をセットして、前記遮断回路に出力する出力信号の出力時間を計測するタイマ回路とで構成されており、過電流が発生したとき、前記メモリ回路の前記遮断時間をセットしたタイマ回路のタイマ値が０となるまで遮断状態が保持されるとともに、前記遮断回路に出力する出力信号の出力回数が前記制御回路に出力されてカウントされ、そのカウント値が所定の回数に達すると前記遮断回路の遮断状態を継続することを特徴とする半導体パワーモジュール。