JPH0646235Y2 - トランジスタインバ−タ - Google Patents
トランジスタインバ−タInfo
- Publication number
- JPH0646235Y2 JPH0646235Y2 JP1984144058U JP14405884U JPH0646235Y2 JP H0646235 Y2 JPH0646235 Y2 JP H0646235Y2 JP 1984144058 U JP1984144058 U JP 1984144058U JP 14405884 U JP14405884 U JP 14405884U JP H0646235 Y2 JPH0646235 Y2 JP H0646235Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- current
- switching
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Protection Of Static Devices (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 この考案は、直流出力を交流出力に変換するトランジス
タインバータに関し、特にその保護回路に関する。
タインバータに関し、特にその保護回路に関する。
（ロ）従来技術 トランジスタインバータにおいて、負荷の短絡事故が生
じたり、スイッチングトランジスタあるいは負荷のアー
ス短絡の事故が生じたりすると、スイッチングトランジ
スタが破壊される。これを防ぐためには、スイッチング
トランジスタに通常使用されるパワートランジスタはそ
の定格上1msecの時間幅以下で定格電流の２倍の電流耐
量しか許容されないので、きわめて高速に動作する過電
流検出・保護回路が要求される。しかしながら、矩形波
出力のインバータでは、出力波形の立上りは数10nsec〜
数μsecときわめて急峻であるから、いかに高速なもの
をもってしても、過電流を検出して動作を停止させてス
イッチングトランジスタを保護するという動作をその時
間内に有効に行なうことは困難である。
じたり、スイッチングトランジスタあるいは負荷のアー
ス短絡の事故が生じたりすると、スイッチングトランジ
スタが破壊される。これを防ぐためには、スイッチング
トランジスタに通常使用されるパワートランジスタはそ
の定格上1msecの時間幅以下で定格電流の２倍の電流耐
量しか許容されないので、きわめて高速に動作する過電
流検出・保護回路が要求される。しかしながら、矩形波
出力のインバータでは、出力波形の立上りは数10nsec〜
数μsecときわめて急峻であるから、いかに高速なもの
をもってしても、過電流を検出して動作を停止させてス
イッチングトランジスタを保護するという動作をその時
間内に有効に行なうことは困難である。
そこで、従来では、トラブル時に流れる大きな電流を想
定し（この電流は定常時に流れる電流よりもはるかに大
きなものと想定される）、この大電流に耐え得るような
大容量のパワートランジスタを用いざるを得ない。
定し（この電流は定常時に流れる電流よりもはるかに大
きなものと想定される）、この大電流に耐え得るような
大容量のパワートランジスタを用いざるを得ない。
（ハ）目的 この考案は、簡単な回路構成でスイッチングトランジス
タの保護ができ、しかもスイッチングトランジスタとし
て定常電流程度の耐容量のパワートランジスタを使用で
きるトランジスタインバータを提供することを目的とす
る。
タの保護ができ、しかもスイッチングトランジスタとし
て定常電流程度の耐容量のパワートランジスタを使用で
きるトランジスタインバータを提供することを目的とす
る。
（ニ）構成 この考案によるトランジスタインバータでは、電源回路
とスイッチングトランジスタとの間を結ぶ電源ラインに
抑制抵抗を挿入し、起動時の一定時間内は最初この抑制
抵抗を介して電流を流した上で過電流を検出し、上記時
間内に過電流がない場合に限ってこの抑制抵抗を短絡し
て定常の動作に移行し、上記時間内に過電流が検出され
たとき抑制抵抗を短絡せず且つスイッチングトランジス
タのベース制御回路の動作を停止させるようにしてい
る。
とスイッチングトランジスタとの間を結ぶ電源ラインに
抑制抵抗を挿入し、起動時の一定時間内は最初この抑制
抵抗を介して電流を流した上で過電流を検出し、上記時
間内に過電流がない場合に限ってこの抑制抵抗を短絡し
て定常の動作に移行し、上記時間内に過電流が検出され
たとき抑制抵抗を短絡せず且つスイッチングトランジス
タのベース制御回路の動作を停止させるようにしてい
る。
（ホ）実施例 図において、交流電源11にダイオードブリッジよりなる
整流回路12が接続され、この整流回路12にはさらに平滑
用コンデンサ13が接続されている。この平滑用コンデン
サ13の両端に直流出力が生じる。この直流出力はスイッ
チングトランジスタ91〜94よりなるスイッチング回路に
送られる。これらのトランジスタ91〜94はベース制御回
路８で制御されてスイッチングしており、これにより負
荷10には矩形波出力が与えられる。
整流回路12が接続され、この整流回路12にはさらに平滑
用コンデンサ13が接続されている。この平滑用コンデン
サ13の両端に直流出力が生じる。この直流出力はスイッ
チングトランジスタ91〜94よりなるスイッチング回路に
送られる。これらのトランジスタ91〜94はベース制御回
路８で制御されてスイッチングしており、これにより負
荷10には矩形波出力が与えられる。
今、仮に、トラブルが生じて負荷10が短絡状態になって
いる場合に、このインバータが起動されたとすると、過
大な電流がトランジスタ91〜94に流れ、これらのトラン
ジスタが破壊されることになる。交流電源11がアースか
ら浮いているとき（つまり回路全体がアースから浮いて
いるとき）、負荷10やトランジスタ91〜94のスイッチン
グ回路がアースに短絡された場合も同様である。このよ
うな過大電流によるトランジスタ91〜94の破壊を防ぐた
めに、次に述べる回路が設けられている。
いる場合に、このインバータが起動されたとすると、過
大な電流がトランジスタ91〜94に流れ、これらのトラン
ジスタが破壊されることになる。交流電源11がアースか
ら浮いているとき（つまり回路全体がアースから浮いて
いるとき）、負荷10やトランジスタ91〜94のスイッチン
グ回路がアースに短絡された場合も同様である。このよ
うな過大電流によるトランジスタ91〜94の破壊を防ぐた
めに、次に述べる回路が設けられている。
平滑用コンデンサ13とスイッチング回路とを結ぶ電源ラ
インに電流検出用抵抗１と抑制抵抗７とが直列に接続さ
れる。抵抗１はスイッチング回路に流れる電流を検出す
るためのもので、抵抗７はこのスイッチング回路を流れ
る電流を制限するためのもので負荷10が短絡していると
きでもトランジスタ91〜94の定格以下に電流を抑える。
電流が大きくなり、抵抗１の両端電圧が高くなってツェ
ナ電圧を越えるとツェナダイオード２に電流が流れ、フ
ォトカプラ３を介して信号が論理回路５の一方の入力5B
に送られる。この論理回路５の他方の入力5Aには信号源
４からの信号が送られており、この論理回路５の出力信
号は、抑制抵抗７に並列に接続されたサイリスタ６のゲ
ートにトリガ信号として送られ、また、ベース制御回路
８にも送られる。
インに電流検出用抵抗１と抑制抵抗７とが直列に接続さ
れる。抵抗１はスイッチング回路に流れる電流を検出す
るためのもので、抵抗７はこのスイッチング回路を流れ
る電流を制限するためのもので負荷10が短絡していると
きでもトランジスタ91〜94の定格以下に電流を抑える。
電流が大きくなり、抵抗１の両端電圧が高くなってツェ
ナ電圧を越えるとツェナダイオード２に電流が流れ、フ
ォトカプラ３を介して信号が論理回路５の一方の入力5B
に送られる。この論理回路５の他方の入力5Aには信号源
４からの信号が送られており、この論理回路５の出力信
号は、抑制抵抗７に並列に接続されたサイリスタ６のゲ
ートにトリガ信号として送られ、また、ベース制御回路
８にも送られる。
信号源４は、起動時に一定の時間だけＨ（High）の信号
を生じる。この信号が生じている間がチェック期間であ
る。起動時には信号源４からこのような信号が生じるの
で、論理回路５の入力5Aは第２図の（Ａ）で示すように
一定時間だけＨになる。これとともに、起動時には第２
図の（Ｃ）に示すようにベース制御回路８が動作開始し
てトランジスタ91〜94のスイッチングが開始される。こ
うして負荷10に交流出力が加えられるが、このとき電流
は抑制抵抗７を介して流れるので、たとえ負荷10が短絡
していたとしてもトランジスタ91〜94が破壊されること
が防止される。そして、この抵抗７により制限された電
流が抵抗１により検出される。検出された電流がある値
（この値は、抵抗７を短絡してもトランジスタ91〜94が
破壊されない最大値に対応して定められる）を越えたと
きツェナダイオード２に電流が流れ、フォトカプラ３を
介して論理回路５の入力5Bを、第２図の（Ｂ）の点線の
ようにＨにする。
を生じる。この信号が生じている間がチェック期間であ
る。起動時には信号源４からこのような信号が生じるの
で、論理回路５の入力5Aは第２図の（Ａ）で示すように
一定時間だけＨになる。これとともに、起動時には第２
図の（Ｃ）に示すようにベース制御回路８が動作開始し
てトランジスタ91〜94のスイッチングが開始される。こ
うして負荷10に交流出力が加えられるが、このとき電流
は抑制抵抗７を介して流れるので、たとえ負荷10が短絡
していたとしてもトランジスタ91〜94が破壊されること
が防止される。そして、この抵抗７により制限された電
流が抵抗１により検出される。検出された電流がある値
（この値は、抵抗７を短絡してもトランジスタ91〜94が
破壊されない最大値に対応して定められる）を越えたと
きツェナダイオード２に電流が流れ、フォトカプラ３を
介して論理回路５の入力5Bを、第２図の（Ｂ）の点線の
ようにＨにする。
論理回路５は、通常のAND回路の２つの入力に否定回路
をそれぞれ挿入したような回路で、２つの入力5A、5Bが
ともにＬ（Low）のときのみＨの出力を生じ、そのほか
のすべての場合にＬの出力を生じる。そのため、第２図
（Ｂ）の点線のように入力5BがＨになったときは、上記
のチェック期間が終了して入力5AがＬになっても、論理
回路５の出力は第２図（Ｄ）の点線で示すようにＬのま
まである。また、入力5Bが第２図（Ｂ）の点線のように
Ｈになる前はＬであるが、このときは入力5Aが第２図
（Ａ）に示すようにＨであるから、論理回路５の出力は
第２図（Ｄ）の実線で示すようにＬである。つまり、チ
ェック期間で入力5AがＨになっているかぎり、論理回路
５の出力はＬである。サイリスタ６は論理回路５の出力
がＨになったときにその信号でトリガされてオンになる
ものである。そこで、論理回路５の出力は起動直後のチ
ェック期間中Ｌであり、このときサイリスタ６はトリガ
されずオフとなっていて抑制抵抗７を通して電流が流れ
る状態となっており、またチェック期間が終了しても入
力5Bが第２図（Ｂ）の点線のようにＨになれば論理回路
５の出力はＬのままであるから、サイリスタ６はオフの
ままとなっており、抑制抵抗７が短絡されることはな
い。このとき、論理回路５の出力がＬのままとなってい
ることに応答して、ベース制御回路８は第２図（Ｃ）の
点線のように動作を停止し、これによりトランジスタ91
〜94のスイッチング動作が停止する。すなわち、ベース
制御回路８は、上記のチェック期間が終了しても論理回
路５の出力がＨにならないときに、上記のように一旦開
始した動作を第２図（Ｃ）の点線のように停止し、逆
に、上記の期間が終了した後論理回路５の出力がＨにな
ればそれに応答して第２図（Ｃ）の実線のようにその動
作を継続する、という機能を有する。
をそれぞれ挿入したような回路で、２つの入力5A、5Bが
ともにＬ（Low）のときのみＨの出力を生じ、そのほか
のすべての場合にＬの出力を生じる。そのため、第２図
（Ｂ）の点線のように入力5BがＨになったときは、上記
のチェック期間が終了して入力5AがＬになっても、論理
回路５の出力は第２図（Ｄ）の点線で示すようにＬのま
まである。また、入力5Bが第２図（Ｂ）の点線のように
Ｈになる前はＬであるが、このときは入力5Aが第２図
（Ａ）に示すようにＨであるから、論理回路５の出力は
第２図（Ｄ）の実線で示すようにＬである。つまり、チ
ェック期間で入力5AがＨになっているかぎり、論理回路
５の出力はＬである。サイリスタ６は論理回路５の出力
がＨになったときにその信号でトリガされてオンになる
ものである。そこで、論理回路５の出力は起動直後のチ
ェック期間中Ｌであり、このときサイリスタ６はトリガ
されずオフとなっていて抑制抵抗７を通して電流が流れ
る状態となっており、またチェック期間が終了しても入
力5Bが第２図（Ｂ）の点線のようにＨになれば論理回路
５の出力はＬのままであるから、サイリスタ６はオフの
ままとなっており、抑制抵抗７が短絡されることはな
い。このとき、論理回路５の出力がＬのままとなってい
ることに応答して、ベース制御回路８は第２図（Ｃ）の
点線のように動作を停止し、これによりトランジスタ91
〜94のスイッチング動作が停止する。すなわち、ベース
制御回路８は、上記のチェック期間が終了しても論理回
路５の出力がＨにならないときに、上記のように一旦開
始した動作を第２図（Ｃ）の点線のように停止し、逆
に、上記の期間が終了した後論理回路５の出力がＨにな
ればそれに応答して第２図（Ｃ）の実線のようにその動
作を継続する、という機能を有する。
他方、抵抗１に流れる電流が少なくてツェナダイオード
２がオフのままであれば、論理回路５の入力5Bは第２図
（Ｂ）の実線で示すようにＬのままであるから、論理回
路５の出力は、上記のチェック期間が終了して入力5Aが
Ｌになった時点で、第２図（Ｄ）の実線で示すようにＨ
となり、その結果サイリスタ６がトリガされ、オンとな
り、抵抗７が短絡される。また、論理回路５の出力がＨ
になることにより、第２図（Ｃ）の実線のようにベース
制御回路８はそのまま動作を継続する。したがって、抑
制抵抗７が除かれた状態となって定常の動作が行なわれ
ることになる。
２がオフのままであれば、論理回路５の入力5Bは第２図
（Ｂ）の実線で示すようにＬのままであるから、論理回
路５の出力は、上記のチェック期間が終了して入力5Aが
Ｌになった時点で、第２図（Ｄ）の実線で示すようにＨ
となり、その結果サイリスタ６がトリガされ、オンとな
り、抵抗７が短絡される。また、論理回路５の出力がＨ
になることにより、第２図（Ｃ）の実線のようにベース
制御回路８はそのまま動作を継続する。したがって、抑
制抵抗７が除かれた状態となって定常の動作が行なわれ
ることになる。
（ヘ）効果 この考案によるトランジスタインバータでは、電源回路
とスイッチングトランジスタとの間を結ぶ電源ラインに
抑制抵抗を挿入し、起動時の一定時間内は最初この抑制
抵抗を介して電流を流した上で過電流を検出し、上記時
間内に過電流がない場合に限ってこの抑制抵抗を短絡し
て定常の動作に移行し、上記時間内に過電流が検出され
たとき抑制抵抗を短絡せず且つスイッチングトランジス
タのベース制御回路の動作を停止させるようにしている
ため、起動から過電流検出及びその後の保護動作に至る
までの動作が高速でなくても、抑制抵抗により過電流に
よる素子の破壊等を防ぐことができる。また、この保護
のための回路は簡単な回路構成で実現できる。さらに、
このように過電流保護がなされるので、スイッチングト
ランジスタとして定常電流程度の耐容量のパワートラン
ジスタを使用することができ、上記のように保護のため
の回路が簡単なことと併せて製造コストの低減を図るこ
とができる。
とスイッチングトランジスタとの間を結ぶ電源ラインに
抑制抵抗を挿入し、起動時の一定時間内は最初この抑制
抵抗を介して電流を流した上で過電流を検出し、上記時
間内に過電流がない場合に限ってこの抑制抵抗を短絡し
て定常の動作に移行し、上記時間内に過電流が検出され
たとき抑制抵抗を短絡せず且つスイッチングトランジス
タのベース制御回路の動作を停止させるようにしている
ため、起動から過電流検出及びその後の保護動作に至る
までの動作が高速でなくても、抑制抵抗により過電流に
よる素子の破壊等を防ぐことができる。また、この保護
のための回路は簡単な回路構成で実現できる。さらに、
このように過電流保護がなされるので、スイッチングト
ランジスタとして定常電流程度の耐容量のパワートラン
ジスタを使用することができ、上記のように保護のため
の回路が簡単なことと併せて製造コストの低減を図るこ
とができる。
第１図はこの考案の一実施例の回路図、第２図は第１図
の回路の各部での波形を示すタイムチャートである。 １……電流検出用抵抗、２……ツェナダイオード ３……フォトカプラ、４……信号源 ５……論理回路、６……サイリスタ ７……抑制抵抗、８……ベース制御回路 91〜94……スイッチングトランジスタ 10……負荷、11……交流電源 12……整流回路、13……平滑用コンデンサ
の回路の各部での波形を示すタイムチャートである。 １……電流検出用抵抗、２……ツェナダイオード ３……フォトカプラ、４……信号源 ５……論理回路、６……サイリスタ ７……抑制抵抗、８……ベース制御回路 91〜94……スイッチングトランジスタ 10……負荷、11……交流電源 12……整流回路、13……平滑用コンデンサ
Claims (1)
- 【請求項１】直流出力を生じる電源回路と、この直流出
力をスイッチングして負荷に交流出力を与えるスイッチ
ングトランジスタと、このスイッチングトランジスタに
ベース制御信号を与えるベース制御回路と、起動時に所
定の時間信号を生じる信号源と、上記電源回路とスイッ
チングトランジスタとの間を結ぶ電源ラインに挿入され
る抑制抵抗と、この抑制抵抗を短絡させるスイッチング
素子と、上記電源ラインに流れる電流が所定の値以上に
なったときに過電流検出信号を生じる電流検出回路と、
上記信号源からの信号と上記過電流信号とにもとづいて
起動時の上記時間内に過電流検出信号が生じなかったと
きのみ上記スイッチング素子をトリガして上記抑制抵抗
を短絡させるとともに上記ベース制御回路の動作を継続
させ、起動時の上記時間内に過電流があったときには上
記スイッチング素子をトリガせず上記抑制抵抗が働いて
いる状態とするとともに上記ベース制御回路の動作を停
止させる制御回路とを有するトランジスタインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984144058U JPH0646235Y2 (ja) | 1984-09-22 | 1984-09-22 | トランジスタインバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984144058U JPH0646235Y2 (ja) | 1984-09-22 | 1984-09-22 | トランジスタインバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158888U JPS6158888U (ja) | 1986-04-21 |
| JPH0646235Y2 true JPH0646235Y2 (ja) | 1994-11-24 |
Family
ID=30702348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984144058U Expired - Lifetime JPH0646235Y2 (ja) | 1984-09-22 | 1984-09-22 | トランジスタインバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646235Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51109821U (ja) * | 1975-03-01 | 1976-09-04 | ||
| JPS5742415U (ja) * | 1980-08-20 | 1982-03-08 | ||
| JPH0127423Y2 (ja) * | 1980-11-14 | 1989-08-16 |
-
1984
- 1984-09-22 JP JP1984144058U patent/JPH0646235Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6158888U (ja) | 1986-04-21 |
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