JP3151313B2 - 電源装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、交流電源を整流回路で
整流すると共に整流出力を平滑コンデンサで平滑して、
負荷に直流電力を供給するとともに、平滑コンデンサに
流れる突入電流を防止する突入電流抑制回路を備えた電
源装置に関するものである。
整流すると共に整流出力を平滑コンデンサで平滑して、
負荷に直流電力を供給するとともに、平滑コンデンサに
流れる突入電流を防止する突入電流抑制回路を備えた電
源装置に関するものである。
【０００２】
【従来の技術】直流電力を電源として動作する負荷の電
源装置としては、交流電源を整流平滑して得た直流電力
を負荷に供給するものがある。この種の電源装置として
は、交流電源を整流するダイオードブリッジなどの整流
回路と、整流出力を平滑する平滑コンデンサとで構成
し、交流電源との間に挿入された電源スイッチのオン，
オフで負荷への電源の供給を制御するものがある。
源装置としては、交流電源を整流平滑して得た直流電力
を負荷に供給するものがある。この種の電源装置として
は、交流電源を整流するダイオードブリッジなどの整流
回路と、整流出力を平滑する平滑コンデンサとで構成
し、交流電源との間に挿入された電源スイッチのオン，
オフで負荷への電源の供給を制御するものがある。
【０００３】ところで、上述のように平滑コンデンサを
用いて整流出力を平滑する場合、電源スイッチの投入時
に、平滑コンデンサに突入電流が流れるという問題があ
る。そして、平滑コンデンサに流れる突入電流の大きさ
は、電源スイッチの投入時の交流電源の瞬時電圧値によ
り決まり、瞬時電圧値が高いほど突入電流は大きくな
る。
用いて整流出力を平滑する場合、電源スイッチの投入時
に、平滑コンデンサに突入電流が流れるという問題があ
る。そして、平滑コンデンサに流れる突入電流の大きさ
は、電源スイッチの投入時の交流電源の瞬時電圧値によ
り決まり、瞬時電圧値が高いほど突入電流は大きくな
る。
【０００４】そこで、この種の電源装置において突入電
流を抑制する突入電流抑制回路を設けたものが特開平４
−１０５５６０号で提案されている。この特開平４−１
０５５６０号の電源装置を図１３に示す。この電源装置
の突入電流抑制回路１’では、整流回路としてのダイオ
ードブリッジＤＢの出力と平滑コンデンサＣ0 との間に
サイリスタＱ1 を挿入し、電源スイッチＳＷのオン時点
に関係なく、ダイオードブリッジＤＢの出力電圧が低く
なったときに、サイリスタＱ1 をオンとすることによ
り、平滑コンデンサＣ0 に大きな突入電流が流れること
を防止してある。
流を抑制する突入電流抑制回路を設けたものが特開平４
−１０５５６０号で提案されている。この特開平４−１
０５５６０号の電源装置を図１３に示す。この電源装置
の突入電流抑制回路１’では、整流回路としてのダイオ
ードブリッジＤＢの出力と平滑コンデンサＣ0 との間に
サイリスタＱ1 を挿入し、電源スイッチＳＷのオン時点
に関係なく、ダイオードブリッジＤＢの出力電圧が低く
なったときに、サイリスタＱ1 をオンとすることによ
り、平滑コンデンサＣ0 に大きな突入電流が流れること
を防止してある。
【０００５】上記突入電流抑制回路１’は、上記サイリ
スタＱ1 、トランジスタＱ2 、ツェナダイオードＺ
Ｄ1 ，及び抵抗Ｒ1 〜Ｒ3 で構成してある。ここで、抵
抗Ｒ3 はトリガ抵抗であり、ダイオードブリッジＤＢの
出力でサイリスタＱ1 に常時トリガをかけるように働
く。サイリスタＱ1 の両端に直列接続されたツェナダイ
オードＺＤ1 ，抵抗Ｒ1 ，Ｒ2 は、ダイオードブリッジ
ＤＢの出力電圧が平滑コンデンサＣ0 に所定値以上の突
入電流を流す電圧以上に高いことを検知するものであ
る。そして、ツェナダイオードＺＤ1 としては、ダイオ
ードブリッジＤＢの出力電圧が平滑コンデンサＣ0 に大
きな突入電流を流さない程度に低いときにオンとなるツ
ェナ電圧のものを用いてある。サイリスタＱ1 のゲート
・カソード間に接続されたトランジスタＱ2 は、抵抗Ｒ
2 の両端電圧、つまりはダイオードブリッジＤＢの出力
電圧に応じてオン，オフ制御され、オン時にサイリスタ
Ｑ1 のゲート・カソード間を短絡してサイリスタＱ1 に
トリガがかかることを防止するものである。
スタＱ1 、トランジスタＱ2 、ツェナダイオードＺ
Ｄ1 ，及び抵抗Ｒ1 〜Ｒ3 で構成してある。ここで、抵
抗Ｒ3 はトリガ抵抗であり、ダイオードブリッジＤＢの
出力でサイリスタＱ1 に常時トリガをかけるように働
く。サイリスタＱ1 の両端に直列接続されたツェナダイ
オードＺＤ1 ，抵抗Ｒ1 ，Ｒ2 は、ダイオードブリッジ
ＤＢの出力電圧が平滑コンデンサＣ0 に所定値以上の突
入電流を流す電圧以上に高いことを検知するものであ
る。そして、ツェナダイオードＺＤ1 としては、ダイオ
ードブリッジＤＢの出力電圧が平滑コンデンサＣ0 に大
きな突入電流を流さない程度に低いときにオンとなるツ
ェナ電圧のものを用いてある。サイリスタＱ1 のゲート
・カソード間に接続されたトランジスタＱ2 は、抵抗Ｒ
2 の両端電圧、つまりはダイオードブリッジＤＢの出力
電圧に応じてオン，オフ制御され、オン時にサイリスタ
Ｑ1 のゲート・カソード間を短絡してサイリスタＱ1 に
トリガがかかることを防止するものである。
【０００６】いま、交流電源ＡＣの瞬時電圧が高いとき
に電源スイッチＳＷがオンされたとすると、ダイオード
ブリッジＤＢの出力電圧も高い状態にある。このとき、
ツェナダイオードＺＤ1 がオンとなり、抵抗Ｒ1 ，Ｒ2
及び平滑コンデンサＣ0 を介して微小の電流が流れ、こ
のとき抵抗Ｒ2 の両端電圧でトランジスタＱ2 がオンと
なる。このトランジスタＱ2 のオンにより、抵抗Ｒ3 を
介してサイリスタＱ1にトリガがかかることを阻止す
る。この状態では、平滑コンデンサＣ0 には全くダイオ
ードブリッジＤＢの出力が加えられていない状態と等し
くなる。
に電源スイッチＳＷがオンされたとすると、ダイオード
ブリッジＤＢの出力電圧も高い状態にある。このとき、
ツェナダイオードＺＤ1 がオンとなり、抵抗Ｒ1 ，Ｒ2
及び平滑コンデンサＣ0 を介して微小の電流が流れ、こ
のとき抵抗Ｒ2 の両端電圧でトランジスタＱ2 がオンと
なる。このトランジスタＱ2 のオンにより、抵抗Ｒ3 を
介してサイリスタＱ1にトリガがかかることを阻止す
る。この状態では、平滑コンデンサＣ0 には全くダイオ
ードブリッジＤＢの出力が加えられていない状態と等し
くなる。
【０００７】そして、交流電源の瞬時電圧の変化によ
り、ダイオードブリッジＤＢの出力電圧がツェナダイオ
ードＺＤ1 のツェナ電圧を下回ったとき、ツェナダイオ
ードＺＤ1 がオフとなり、抵抗Ｒ2 に電流が流れなくな
る。このため、抵抗Ｒ2 の両端電圧が０となり、トラン
ジスタＱ2 がオフする。このように、トランジスタＱ2
がオフすると、抵抗Ｒ3 を介してサイリスタＱ1 にトリ
ガがかかり、オンとなる。このとき、ダイオードブリッ
ジＤＢの出力電圧がサイリスタＱ1 を介して平滑コンデ
ンサＣ0 に印加される。この時点で平滑コンデンサＣ0
に印加される電圧は、ツェナダイオードＺＤ1 のツェナ
電圧の設定により、突入電流を小さく抑える電圧になっ
ているため、従来のように突入電流が平滑コンデンサＣ
0 に流れるという問題を防止できる。従って、例えば突
入電流による電源スイッチの接点の溶着などという問題
を防止できる。
り、ダイオードブリッジＤＢの出力電圧がツェナダイオ
ードＺＤ1 のツェナ電圧を下回ったとき、ツェナダイオ
ードＺＤ1 がオフとなり、抵抗Ｒ2 に電流が流れなくな
る。このため、抵抗Ｒ2 の両端電圧が０となり、トラン
ジスタＱ2 がオフする。このように、トランジスタＱ2
がオフすると、抵抗Ｒ3 を介してサイリスタＱ1 にトリ
ガがかかり、オンとなる。このとき、ダイオードブリッ
ジＤＢの出力電圧がサイリスタＱ1 を介して平滑コンデ
ンサＣ0 に印加される。この時点で平滑コンデンサＣ0
に印加される電圧は、ツェナダイオードＺＤ1 のツェナ
電圧の設定により、突入電流を小さく抑える電圧になっ
ているため、従来のように突入電流が平滑コンデンサＣ
0 に流れるという問題を防止できる。従って、例えば突
入電流による電源スイッチの接点の溶着などという問題
を防止できる。
【０００８】なお、上述の場合には交流電源ＡＣの瞬時
電圧が高い時点で、電源スイッチＳＷをオンした場合に
ついて説明したが、ダイオードブリッジＤＢの出力電圧
がツェナダイオードＺＤ1 のツェナ電圧を下回るような
瞬時電圧の時点でオンされたときには、電源スイッチＳ
Ｗの投入と同時にサイリスタＱ1 がオンして、平滑コン
デンサＣ0 にダイオードブリッジＤＢの出力が印加さ
れ、この場合にも平滑コンデンサＣ0 に流れる突入電流
は小さく抑えられることは言うまでもない。
電圧が高い時点で、電源スイッチＳＷをオンした場合に
ついて説明したが、ダイオードブリッジＤＢの出力電圧
がツェナダイオードＺＤ1 のツェナ電圧を下回るような
瞬時電圧の時点でオンされたときには、電源スイッチＳ
Ｗの投入と同時にサイリスタＱ1 がオンして、平滑コン
デンサＣ0 にダイオードブリッジＤＢの出力が印加さ
れ、この場合にも平滑コンデンサＣ0 に流れる突入電流
は小さく抑えられることは言うまでもない。
【０００９】
【発明が解決しようとする課題】ところで、上述の特開
平４−１０５５６０号の場合には、サイリスタＱ1 とし
てＳＣＲを用いていた。しかし、このようなＳＣＲなど
のサイリスタはゲートトリガ感度が低いため、抵抗Ｒ3
を介して大きなゲートトリガ電流を流す必要があり、抵
抗Ｒ3 で消費される電力が大きくなるという問題があっ
た。
平４−１０５５６０号の場合には、サイリスタＱ1 とし
てＳＣＲを用いていた。しかし、このようなＳＣＲなど
のサイリスタはゲートトリガ感度が低いため、抵抗Ｒ3
を介して大きなゲートトリガ電流を流す必要があり、抵
抗Ｒ3 で消費される電力が大きくなるという問題があっ
た。
【００１０】そこで、サイリスタＱ1 としてゲートトリ
ガ感度の高い静電誘導サイリスタ（以下、ＳＩサイリス
タと呼ぶ）などを用いることが考えられる。このＳＩサ
イリスタを用いれば、抵抗Ｒ3 に流れる電流を小さくし
て低消費電力化を図ることができる。しかしながら、こ
のようなゲートトリガ感度の高いＳＩサイリスタなどを
用いると、次のような問題があった。つまり、ゲートト
リガ感度の高いＳＩサイリスタなどはスイッチング速度
が高速であるため、交流電源ＡＣの瞬時電圧が高い時点
で電源スイッチＳＷがオンされると、ツェナダイオード
ＺＤ1 がオンしてトランジスタＱ2 がオンする前に、抵
抗Ｒ3 を介してＳＩサイリスタにトリガがかかり、ＳＩ
サイリスタが先にオンしてしまうという問題がある。こ
のため、特開平４−１０５５６０号の回路構成ではゲー
トトリガ感度の高いサイリスタを用いることはできなか
った。
ガ感度の高い静電誘導サイリスタ（以下、ＳＩサイリス
タと呼ぶ）などを用いることが考えられる。このＳＩサ
イリスタを用いれば、抵抗Ｒ3 に流れる電流を小さくし
て低消費電力化を図ることができる。しかしながら、こ
のようなゲートトリガ感度の高いＳＩサイリスタなどを
用いると、次のような問題があった。つまり、ゲートト
リガ感度の高いＳＩサイリスタなどはスイッチング速度
が高速であるため、交流電源ＡＣの瞬時電圧が高い時点
で電源スイッチＳＷがオンされると、ツェナダイオード
ＺＤ1 がオンしてトランジスタＱ2 がオンする前に、抵
抗Ｒ3 を介してＳＩサイリスタにトリガがかかり、ＳＩ
サイリスタが先にオンしてしまうという問題がある。こ
のため、特開平４−１０５５６０号の回路構成ではゲー
トトリガ感度の高いサイリスタを用いることはできなか
った。
【００１１】本発明は上述の点に鑑みて為されたもので
あり、その目的とするところは、突入電流抑制回路にゲ
ートトリガ感度の高いサイリスタを用いて、低消費電力
化を図ることができる電源装置を提供することにある。
あり、その目的とするところは、突入電流抑制回路にゲ
ートトリガ感度の高いサイリスタを用いて、低消費電力
化を図ることができる電源装置を提供することにある。
【００１２】
【課題を解決するための手段】請求項１の発明では、上
記目的を達成するために、交流電源を整流回路で整流す
ると共に整流出力を平滑コンデンサで平滑して、負荷に
直流電力を供給する電源装置において、平滑コンデンサ
に流れる突入電流を防止する突入電流抑制回路を備え、
該突入電力抑制回路は、整流回路の出力に平滑コンデン
サを介して接続され平滑コンデンサへの整流回路の出力
の供給制御を行う、逆阻止三端子サイリスタよりもゲー
トトリガ感度の高いサイリスタと、このサイリスタにト
リガをかけるトリガ手段と、上記交流電源の供給時点に
整流回路の出力が平滑コンデンサに大きな突入電流を流
す電圧状態にあるとき、トリガ手段からサイリスタにゲ
ートトリガ電流を供給する経路をスイッチ要素で遮断し
て、トリガ手段からサイリスタにトリガがかかることを
阻止するトリガ制御手段と、交流電源の供給時点におい
て上記スイッチ要素をトリガ手段によるサイリスタのト
リガ制御よりも早く動作させてゲートトリガ電流の供給
経路を遮断させるタイミング調整手段とを備えている。
記目的を達成するために、交流電源を整流回路で整流す
ると共に整流出力を平滑コンデンサで平滑して、負荷に
直流電力を供給する電源装置において、平滑コンデンサ
に流れる突入電流を防止する突入電流抑制回路を備え、
該突入電力抑制回路は、整流回路の出力に平滑コンデン
サを介して接続され平滑コンデンサへの整流回路の出力
の供給制御を行う、逆阻止三端子サイリスタよりもゲー
トトリガ感度の高いサイリスタと、このサイリスタにト
リガをかけるトリガ手段と、上記交流電源の供給時点に
整流回路の出力が平滑コンデンサに大きな突入電流を流
す電圧状態にあるとき、トリガ手段からサイリスタにゲ
ートトリガ電流を供給する経路をスイッチ要素で遮断し
て、トリガ手段からサイリスタにトリガがかかることを
阻止するトリガ制御手段と、交流電源の供給時点におい
て上記スイッチ要素をトリガ手段によるサイリスタのト
リガ制御よりも早く動作させてゲートトリガ電流の供給
経路を遮断させるタイミング調整手段とを備えている。
【００１３】請求項２の発明は、請求項１の発明におい
て、上記トリガ制御手段によるトリガ阻止動作をサイリ
スタのオン時に停止させる制御停止手段を備えている。
て、上記トリガ制御手段によるトリガ阻止動作をサイリ
スタのオン時に停止させる制御停止手段を備えている。
【００１４】請求項３の発明は、上記目的を達成するた
めに、交流電源を整流する整流回路と、整流回路の出力
端間に接続される平滑コンデンサと、平滑コンデンサの
両端間に接続される負荷と、平滑コンデンサに流れる突
入電流を抑制する突入電流抑制回路とを備え、突入電流
抑制回路は、整流回路の出力端間に平滑コンデンサを介
して接続されるＳＩサイリスタと、中点がＳＩサイリス
タのゲートに接続された抵抗の直列回路と、ＳＩサイリ
スタのゲート・ソース間に互いに並列に挿入されるトラ
ンジスタ及び第１のコンデンサと、整流回路の出力電圧
を検出する検出抵抗の直列回路と、検出抵抗の直列回路
の中点とトランジスタのベースの間に挿入され所定電圧
以上になるとオンするダイオードと、高電位側の検出抵
抗に並列接続される第２のコンデンサとを具備してい
る。
めに、交流電源を整流する整流回路と、整流回路の出力
端間に接続される平滑コンデンサと、平滑コンデンサの
両端間に接続される負荷と、平滑コンデンサに流れる突
入電流を抑制する突入電流抑制回路とを備え、突入電流
抑制回路は、整流回路の出力端間に平滑コンデンサを介
して接続されるＳＩサイリスタと、中点がＳＩサイリス
タのゲートに接続された抵抗の直列回路と、ＳＩサイリ
スタのゲート・ソース間に互いに並列に挿入されるトラ
ンジスタ及び第１のコンデンサと、整流回路の出力電圧
を検出する検出抵抗の直列回路と、検出抵抗の直列回路
の中点とトランジスタのベースの間に挿入され所定電圧
以上になるとオンするダイオードと、高電位側の検出抵
抗に並列接続される第２のコンデンサとを具備してい
る。
【００１５】
【作用】請求項１の発明は、上述のように平滑コンデン
サに流れる突入電流を防止する突入電流抑制回路を備
え、該突入電力抑制回路は、整流回路の出力に平滑コン
デンサを介して接続され平滑コンデンサへの整流回路の
出力の供給制御を行う、逆阻止三端子サイリスタよりも
ゲートトリガ感度の高いサイリスタと、このサイリスタ
にトリガをかけるトリガ手段と、上記交流電源の供給時
点に整流回路の出力が平滑コンデンサに大きな突入電流
を流す電圧状態にあるとき、トリガ手段からサイリスタ
にゲートトリガ電流を供給する経路をスイッチ要素で遮
断して、トリガ手段からサイリスタにトリガがかかるこ
とを阻止するトリガ制御手段と、交流電源の供給時点に
おいて上記スイッチ要素をトリガ手段によるサイリスタ
のトリガ制御よりも早く動作させてゲートトリガ電流の
供給経路を遮断させるタイミング調整手段とを備えたの
で、整流回路の出力の平滑コンデンサへの供給制御を行
うサイリスタとして逆阻止三端子サイリスタよりもゲー
トトリガ感度の高いサイリスタを用いることにより、ト
リガ手段に流れる電流を小さくすることを可能とし、突
入電流抑制回路の低消費電力化を図る。また、逆阻止三
端子サイリスタよりもゲートトリガ感度の高いサイリス
タを用いることにより、整流回路の出力が高い状態で交
流電源が供給されると、逆阻止三端子サイリスタよりも
ゲートトリガ感度の高いサイリスタはスイッチング速度
が速いために、サイリスタが誤ってトリガされる問題を
生じる。そこで、交流電源の供給時点におけるトリガ制
御手段によるサイリスタへのトリガ阻止制御がトリガ手
段によるサイリスタのトリガ制御よりも早く働くように
するタイミング調整手段を設けてある。つまり、タイミ
ング調整手段でトリガ制御手段によるサイリスタへのト
リガ阻止制御がトリガ手段によるサイリスタのトリガ制
御より先に働くようにして、整流回路の出力が高くなる
状態で、交流電源が供給されても、サイリスタが誤って
トリガされることを防止する。
サに流れる突入電流を防止する突入電流抑制回路を備
え、該突入電力抑制回路は、整流回路の出力に平滑コン
デンサを介して接続され平滑コンデンサへの整流回路の
出力の供給制御を行う、逆阻止三端子サイリスタよりも
ゲートトリガ感度の高いサイリスタと、このサイリスタ
にトリガをかけるトリガ手段と、上記交流電源の供給時
点に整流回路の出力が平滑コンデンサに大きな突入電流
を流す電圧状態にあるとき、トリガ手段からサイリスタ
にゲートトリガ電流を供給する経路をスイッチ要素で遮
断して、トリガ手段からサイリスタにトリガがかかるこ
とを阻止するトリガ制御手段と、交流電源の供給時点に
おいて上記スイッチ要素をトリガ手段によるサイリスタ
のトリガ制御よりも早く動作させてゲートトリガ電流の
供給経路を遮断させるタイミング調整手段とを備えたの
で、整流回路の出力の平滑コンデンサへの供給制御を行
うサイリスタとして逆阻止三端子サイリスタよりもゲー
トトリガ感度の高いサイリスタを用いることにより、ト
リガ手段に流れる電流を小さくすることを可能とし、突
入電流抑制回路の低消費電力化を図る。また、逆阻止三
端子サイリスタよりもゲートトリガ感度の高いサイリス
タを用いることにより、整流回路の出力が高い状態で交
流電源が供給されると、逆阻止三端子サイリスタよりも
ゲートトリガ感度の高いサイリスタはスイッチング速度
が速いために、サイリスタが誤ってトリガされる問題を
生じる。そこで、交流電源の供給時点におけるトリガ制
御手段によるサイリスタへのトリガ阻止制御がトリガ手
段によるサイリスタのトリガ制御よりも早く働くように
するタイミング調整手段を設けてある。つまり、タイミ
ング調整手段でトリガ制御手段によるサイリスタへのト
リガ阻止制御がトリガ手段によるサイリスタのトリガ制
御より先に働くようにして、整流回路の出力が高くなる
状態で、交流電源が供給されても、サイリスタが誤って
トリガされることを防止する。
【００１６】請求項２の発明は、請求項１の発明におい
て、上記トリガ制御手段によるトリガ阻止動作をサイリ
スタのオン時に停止させる制御停止手段を備えているの
で、サイリスタのオン時であるトリガ制御手段を動作さ
せる必要がない期間に、不要にトリガ制御手段を動作さ
せることによる電流が流れることを防止し、さらに省電
力化を図ることを可能とする。
て、上記トリガ制御手段によるトリガ阻止動作をサイリ
スタのオン時に停止させる制御停止手段を備えているの
で、サイリスタのオン時であるトリガ制御手段を動作さ
せる必要がない期間に、不要にトリガ制御手段を動作さ
せることによる電流が流れることを防止し、さらに省電
力化を図ることを可能とする。
【００１７】請求項３の発明は上述のように、交流電源
を整流する整流回路と、整流回路の出力端間に接続され
る平滑コンデンサと、平滑コンデンサの両端間に接続さ
れる負荷と、平滑コンデンサに流れる突入電流を抑制す
る突入電流抑制回路とを備え、突入電流抑制回路は、整
流回路の出力端間に平滑コンデンサを介して接続される
ＳＩサイリスタと、中点がＳＩサイリスタのゲートに接
続された抵抗の直列回路と、ＳＩサイリスタのゲート・
ソース間に互いに並列に挿入されるトランジスタ及び第
１のコンデンサと、整流回路の出力電圧を検出する検出
抵抗の直列回路と、検出抵抗の直列回路の中点とトラン
ジスタのベースの間に挿入され所定電圧以上になるとオ
ンするダイオードと、高電位側の検出抵抗に並列接続さ
れる第２のコンデンサとを具備しているので、整流回路
の出力の平滑コンデンサへの供給制御を行うサイリスタ
としてゲートトリガ感度の高いＳＩサイリスタを用いる
ことにより、中点がＳＩサイリスタのゲートに接続され
たトリガ用の抵抗の直列回路に流れる電流を小さくする
ことを可能とし、突入電流抑制回路の低消費電力化を図
る。また、ゲートトリガ感度の高いＳＩサイリスタを用
いることにより、整流回路の出力が高い状態で交流電源
が供給されると、ゲートトリガ感度の高いＳＩサイリス
タはスイッチング速度が速いために、ＳＩサイリスタが
誤ってトリガされる問題を生じる。そこで、ＳＩサイリ
スタのゲート・ソース間に挿入した第１のコンデンサで
ＳＩサイリスタのゲート・カソード間電圧の立上りを遅
くするとともに、高電位側の検出抵抗に並列接続される
第２のコンデンサで低電位側の検出抵抗の両端電圧の立
上りを速くしており、この結果、整流回路の出力が高く
なる状態で、交流電源が供給されても、ダイオード及び
トランジスタがオンする前にＳＩサイリスタが誤ってオ
ンすることが防止できる。
を整流する整流回路と、整流回路の出力端間に接続され
る平滑コンデンサと、平滑コンデンサの両端間に接続さ
れる負荷と、平滑コンデンサに流れる突入電流を抑制す
る突入電流抑制回路とを備え、突入電流抑制回路は、整
流回路の出力端間に平滑コンデンサを介して接続される
ＳＩサイリスタと、中点がＳＩサイリスタのゲートに接
続された抵抗の直列回路と、ＳＩサイリスタのゲート・
ソース間に互いに並列に挿入されるトランジスタ及び第
１のコンデンサと、整流回路の出力電圧を検出する検出
抵抗の直列回路と、検出抵抗の直列回路の中点とトラン
ジスタのベースの間に挿入され所定電圧以上になるとオ
ンするダイオードと、高電位側の検出抵抗に並列接続さ
れる第２のコンデンサとを具備しているので、整流回路
の出力の平滑コンデンサへの供給制御を行うサイリスタ
としてゲートトリガ感度の高いＳＩサイリスタを用いる
ことにより、中点がＳＩサイリスタのゲートに接続され
たトリガ用の抵抗の直列回路に流れる電流を小さくする
ことを可能とし、突入電流抑制回路の低消費電力化を図
る。また、ゲートトリガ感度の高いＳＩサイリスタを用
いることにより、整流回路の出力が高い状態で交流電源
が供給されると、ゲートトリガ感度の高いＳＩサイリス
タはスイッチング速度が速いために、ＳＩサイリスタが
誤ってトリガされる問題を生じる。そこで、ＳＩサイリ
スタのゲート・ソース間に挿入した第１のコンデンサで
ＳＩサイリスタのゲート・カソード間電圧の立上りを遅
くするとともに、高電位側の検出抵抗に並列接続される
第２のコンデンサで低電位側の検出抵抗の両端電圧の立
上りを速くしており、この結果、整流回路の出力が高く
なる状態で、交流電源が供給されても、ダイオード及び
トランジスタがオンする前にＳＩサイリスタが誤ってオ
ンすることが防止できる。
【００１８】
【実施例】（実施例１） 本発明の一実施例を図１及び図２に基づいて説明する。
本実施例も、基本的には従来例と同様に、電源スイッチ
ＳＷを介して供給される交流電源ＡＣをダイオードブリ
ッジＤＢで整流すると共に、その整流出力を平滑コンデ
ンサＣ0 で平滑して、負荷Ｌに直流電力を供給するとと
もに、突入電流抑制回路を備えたものであり、本実施例
における突入電流抑制回路１の特徴とするところは、サ
イリスタＱ1 として逆阻止三端子サイリスタよりもゲー
トトリガ感度の高いものを用いた点、及びそのサイリス
タＱ1 のオン，オフを制御する制御部の構成にある。
本実施例も、基本的には従来例と同様に、電源スイッチ
ＳＷを介して供給される交流電源ＡＣをダイオードブリ
ッジＤＢで整流すると共に、その整流出力を平滑コンデ
ンサＣ0 で平滑して、負荷Ｌに直流電力を供給するとと
もに、突入電流抑制回路を備えたものであり、本実施例
における突入電流抑制回路１の特徴とするところは、サ
イリスタＱ1 として逆阻止三端子サイリスタよりもゲー
トトリガ感度の高いものを用いた点、及びそのサイリス
タＱ1 のオン，オフを制御する制御部の構成にある。
【００１９】本実施例の突入電流抑制回路１では、ゲー
トトリガ感度の高いサイリスタＱ1としてＳＩサイリス
タを用いてある。従って、以下サイリスタＱ1 をＳＩサ
イリスタと呼ぶ。このＳＩサイリスタＱ1 は、ダイオー
ドブリッジＤＢの負極側に設ける形で、ダイオードブリ
ッジＤＢの出力に平滑コンデンサＣ0 を介して直列に接
続してある。
トトリガ感度の高いサイリスタＱ1としてＳＩサイリス
タを用いてある。従って、以下サイリスタＱ1 をＳＩサ
イリスタと呼ぶ。このＳＩサイリスタＱ1 は、ダイオー
ドブリッジＤＢの負極側に設ける形で、ダイオードブリ
ッジＤＢの出力に平滑コンデンサＣ0 を介して直列に接
続してある。
【００２０】制御部は、従来のものと同様に、ダイオー
ドブリッジＤＢの出力電圧が低くなったときにＳＩサイ
リスタＱ1 をオンとするものである。ここで、本実施例
の場合には、ダイオードブリッジＤＢの出力でＳＩサイ
リスタＱ1 にトリガをかけるトリガ手段を抵抗Ｒ3 ，Ｒ
4 で構成し、交流電源ＡＣの供給時点（電源スイッチＳ
Ｗの投入時点）にダイオードブリッジＤＢの出力が平滑
コンデンサＣ0 に大きな突入電流を流す電圧状態にある
とき、上記トリガ手段からＳＩサイリスタＱ1にトリガ
がかかることを阻止するトリガ制御手段を、トランジス
タＱ2 、ツェナダイオードＺＤ1 ，抵抗Ｒ1 ，Ｒ2 で構
成してある。
ドブリッジＤＢの出力電圧が低くなったときにＳＩサイ
リスタＱ1 をオンとするものである。ここで、本実施例
の場合には、ダイオードブリッジＤＢの出力でＳＩサイ
リスタＱ1 にトリガをかけるトリガ手段を抵抗Ｒ3 ，Ｒ
4 で構成し、交流電源ＡＣの供給時点（電源スイッチＳ
Ｗの投入時点）にダイオードブリッジＤＢの出力が平滑
コンデンサＣ0 に大きな突入電流を流す電圧状態にある
とき、上記トリガ手段からＳＩサイリスタＱ1にトリガ
がかかることを阻止するトリガ制御手段を、トランジス
タＱ2 、ツェナダイオードＺＤ1 ，抵抗Ｒ1 ，Ｒ2 で構
成してある。
【００２１】まず、以上の構成に関して動作を説明して
おく。いま、交流電源ＡＣの瞬時電圧が高いときに図２
（ａ）に示すように電源スイッチＳＷがオンされたとす
ると、このときのダイオードブリッジＤＢの出力電圧も
高い状態にある。このとき、抵抗Ｒ1 ，Ｒ2 に流れる電
流により抵抗Ｒ2 の両端に発生する電圧ＶR2は、ツェナ
ダイオードＺＤ1 のツェナ電圧にトランジスタＱ2 をベ
ース・エミッタ間電圧を加えた電圧（以下、この電圧を
ＶTHと呼ぶ）より高くなる。つまり、ツェナダイオード
ＺＤ1 のツェナ電圧は、ダイオードブリッジＤＢの出力
電圧がコンデンサＣ0 に大きな突入電流を流す状態にあ
るとき、ダイオードブリッジＤＢの出力電圧の抵抗
Ｒ1 ，Ｒ2 による分圧電圧が上記電圧ＶTHよりも高くな
るものを用いてある。従って、トランジスタＱ2 がオン
し、このトランジスタＱ2 のオンにより、ＳＩサイリス
タＱ1 のゲート・カソード間が短絡され、抵抗Ｒ3 ，Ｒ
4 によるトリガがかからず、ＳＩサイリスタＱ1 がオフ
状態に保たれる。
おく。いま、交流電源ＡＣの瞬時電圧が高いときに図２
（ａ）に示すように電源スイッチＳＷがオンされたとす
ると、このときのダイオードブリッジＤＢの出力電圧も
高い状態にある。このとき、抵抗Ｒ1 ，Ｒ2 に流れる電
流により抵抗Ｒ2 の両端に発生する電圧ＶR2は、ツェナ
ダイオードＺＤ1 のツェナ電圧にトランジスタＱ2 をベ
ース・エミッタ間電圧を加えた電圧（以下、この電圧を
ＶTHと呼ぶ）より高くなる。つまり、ツェナダイオード
ＺＤ1 のツェナ電圧は、ダイオードブリッジＤＢの出力
電圧がコンデンサＣ0 に大きな突入電流を流す状態にあ
るとき、ダイオードブリッジＤＢの出力電圧の抵抗
Ｒ1 ，Ｒ2 による分圧電圧が上記電圧ＶTHよりも高くな
るものを用いてある。従って、トランジスタＱ2 がオン
し、このトランジスタＱ2 のオンにより、ＳＩサイリス
タＱ1 のゲート・カソード間が短絡され、抵抗Ｒ3 ，Ｒ
4 によるトリガがかからず、ＳＩサイリスタＱ1 がオフ
状態に保たれる。
【００２２】そして、交流電源ＡＣの瞬時電圧の低下、
つまりはダイオードブリッジＤＢの出力電圧の低下によ
り、時刻ｔ1 において抵抗Ｒ2 の両端電圧ＶR2が電圧Ｖ
THを下回ったとき、ツェナダイオードＺＤ1 がオフとな
り、トランジスタＱ2 のベース電流が断たれ、トランジ
スタＱ2 がオフとなる。このため、抵抗Ｒ3 ，Ｒ4 によ
りトリガがＳＩサイリスタＱ1 にかかり、ＳＩサイリス
タＱ1 がオンとなる。従って、ダイオードブリッジＤＢ
の出力電圧がサイリスタＱ1 を介して平滑コンデンサＣ
0 に印加される。即ち、本実施例の突入電流抑制回路１
も基本的には従来のものと同様に動作する。
つまりはダイオードブリッジＤＢの出力電圧の低下によ
り、時刻ｔ1 において抵抗Ｒ2 の両端電圧ＶR2が電圧Ｖ
THを下回ったとき、ツェナダイオードＺＤ1 がオフとな
り、トランジスタＱ2 のベース電流が断たれ、トランジ
スタＱ2 がオフとなる。このため、抵抗Ｒ3 ，Ｒ4 によ
りトリガがＳＩサイリスタＱ1 にかかり、ＳＩサイリス
タＱ1 がオンとなる。従って、ダイオードブリッジＤＢ
の出力電圧がサイリスタＱ1 を介して平滑コンデンサＣ
0 に印加される。即ち、本実施例の突入電流抑制回路１
も基本的には従来のものと同様に動作する。
【００２３】時刻ｔ2 では、交流電源ＡＣの瞬時電圧の
増加により、抵抗Ｒ2 の両端電圧Ｖ R2がトランジスタＱ
2 をオンする電圧まで上昇する。このため、トランジス
タＱ 2 がオンして、ＳＩサイリスタＱ1 のゲート・カソ
ード間電圧ＶGKはトランジスタＱ2 のオン電圧（１Ｖ程
度）になる。しかし、ＳＩサイリスタＱ1 はアノード・
カソード間が順方向の電圧が印加された状態にあるた
め、オン状態を維持する。つまり、ＳＩサイリスタＱ1
はアノード・カソード間に微小な保持電流が流れていれ
ば、ゲート電位をカソード電位に対してマイナス電圧に
しないとオフしない特性を有するため、上述の場合にＳ
ＩサイリスタＱ1 はオン状態を維持する。
増加により、抵抗Ｒ2 の両端電圧Ｖ R2がトランジスタＱ
2 をオンする電圧まで上昇する。このため、トランジス
タＱ 2 がオンして、ＳＩサイリスタＱ1 のゲート・カソ
ード間電圧ＶGKはトランジスタＱ2 のオン電圧（１Ｖ程
度）になる。しかし、ＳＩサイリスタＱ1 はアノード・
カソード間が順方向の電圧が印加された状態にあるた
め、オン状態を維持する。つまり、ＳＩサイリスタＱ1
はアノード・カソード間に微小な保持電流が流れていれ
ば、ゲート電位をカソード電位に対してマイナス電圧に
しないとオフしない特性を有するため、上述の場合にＳ
ＩサイリスタＱ1 はオン状態を維持する。
【００２４】なお、本実施例の場合においても、抵抗Ｒ
2 の両端電圧ＶR2が電圧ＶTHを下回るような交流電源Ａ
Ｃの瞬時電圧状態で、電源スイッチＳＷがオンされた場
合には、電源スイッチＳＷの投入と同時にサイリスタＱ
1 がオンして、平滑コンデンサＣ0 にダイオードブリッ
ジＤＢの出力が印加される。この場合にも、平滑コンデ
ンサＣ0 に流れる突入電流は小さく抑えられる。
2 の両端電圧ＶR2が電圧ＶTHを下回るような交流電源Ａ
Ｃの瞬時電圧状態で、電源スイッチＳＷがオンされた場
合には、電源スイッチＳＷの投入と同時にサイリスタＱ
1 がオンして、平滑コンデンサＣ0 にダイオードブリッ
ジＤＢの出力が印加される。この場合にも、平滑コンデ
ンサＣ0 に流れる突入電流は小さく抑えられる。
【００２５】ところで、ＳＩサイリスタＱ1 の両端に逆
並列に接続されたダイオードＤ1 は、電源スイッチＳＷ
のオフ時に、平滑コンデンサＣ0 の充電電荷で、抵抗Ｒ
3 ，Ｒ4 を介してＳＩサイリスタＱ1 に逆向きにかかる
ことを防止するためのものである。次に、本実施例の特
徴とする点について説明する。本実施例では、交流電源
ＡＣの供給時点におけるトリガ制御手段によるＳＩサイ
リスタＱ1 へのトリガ阻止制御が、トリガ手段によるＳ
ＩサイリスタＱ1 のトリガ制御よりも早く働くようにす
るタイミング調整手段を上記制御部に設けてある。この
タイミング調整手段としては、ＳＩサイリスタＱ1 のゲ
ート・ソース間に接続されたコンデンサＣ1と、抵抗Ｒ
1 に並列に接続されたコンデンサＣ2 とで構成してあ
る。
並列に接続されたダイオードＤ1 は、電源スイッチＳＷ
のオフ時に、平滑コンデンサＣ0 の充電電荷で、抵抗Ｒ
3 ，Ｒ4 を介してＳＩサイリスタＱ1 に逆向きにかかる
ことを防止するためのものである。次に、本実施例の特
徴とする点について説明する。本実施例では、交流電源
ＡＣの供給時点におけるトリガ制御手段によるＳＩサイ
リスタＱ1 へのトリガ阻止制御が、トリガ手段によるＳ
ＩサイリスタＱ1 のトリガ制御よりも早く働くようにす
るタイミング調整手段を上記制御部に設けてある。この
タイミング調整手段としては、ＳＩサイリスタＱ1 のゲ
ート・ソース間に接続されたコンデンサＣ1と、抵抗Ｒ
1 に並列に接続されたコンデンサＣ2 とで構成してあ
る。
【００２６】上記コンデンサＣ1 は、ＳＩサイリスタＱ
1 のゲート・カソード間電圧ＶGKの立上りを遅くし、コ
ンデンサＣ2 は、抵抗Ｒ2 の両端電圧の立上りを速くす
る働きを持つ。つまり、ＳＩサイリスタＱ1 のようにス
イッチング速度の高速のものを使用した場合、ツェナダ
イオードＺＤ1 及びトランジスタＱ2 がオンする前に、
ＳＩサイリスタＱ1 がオンすることが起こる。そこで、
本実施例では、抵抗Ｒ1 に並列に接続されたコンデンサ
Ｃ2 により、電源スイッチＳＷがオンとなった直後は、
主にコンデンサＣ2 を介して抵抗Ｒ2 に電流を流して、
抵抗Ｒ2 の両端電圧の立上りを速くし、ツェナダイオー
ドＺＤ1 とトランジスタＱ2 がオンする時点を早くして
ある。また、ＳＩサイリスタＱ1 のゲート・ソース間に
接続されたコンデンサＣ1 により、抵抗Ｒ4 の両端電圧
の立上りを遅くし、ＳＩサイリスタＱ1 にトリガかかる
時点を遅くしてある。
1 のゲート・カソード間電圧ＶGKの立上りを遅くし、コ
ンデンサＣ2 は、抵抗Ｒ2 の両端電圧の立上りを速くす
る働きを持つ。つまり、ＳＩサイリスタＱ1 のようにス
イッチング速度の高速のものを使用した場合、ツェナダ
イオードＺＤ1 及びトランジスタＱ2 がオンする前に、
ＳＩサイリスタＱ1 がオンすることが起こる。そこで、
本実施例では、抵抗Ｒ1 に並列に接続されたコンデンサ
Ｃ2 により、電源スイッチＳＷがオンとなった直後は、
主にコンデンサＣ2 を介して抵抗Ｒ2 に電流を流して、
抵抗Ｒ2 の両端電圧の立上りを速くし、ツェナダイオー
ドＺＤ1 とトランジスタＱ2 がオンする時点を早くして
ある。また、ＳＩサイリスタＱ1 のゲート・ソース間に
接続されたコンデンサＣ1 により、抵抗Ｒ4 の両端電圧
の立上りを遅くし、ＳＩサイリスタＱ1 にトリガかかる
時点を遅くしてある。
【００２７】従って、コンデンサＣ1 ，Ｃ2 の働きによ
り、ツェナダイオードＺＤ1 及びトランジスタＱ2 がオ
ンする前に、ＳＩサイリスタＱ1 がオンすることを防止
することができる。このため、本実施例の場合には、ゲ
ートトリガ感度が高く、スイッチング速度が高速である
ＳＩサイリスタＱ1 を用いても従来のような問題は生じ
ない。しかも、ゲートトリガ感度の高いＳＩサイリスタ
Ｑ1 を用いることにより、抵抗Ｒ3 ，Ｒ4 に流れる電流
を小さくすることができ、低消費電力化を図ることがで
きる。
り、ツェナダイオードＺＤ1 及びトランジスタＱ2 がオ
ンする前に、ＳＩサイリスタＱ1 がオンすることを防止
することができる。このため、本実施例の場合には、ゲ
ートトリガ感度が高く、スイッチング速度が高速である
ＳＩサイリスタＱ1 を用いても従来のような問題は生じ
ない。しかも、ゲートトリガ感度の高いＳＩサイリスタ
Ｑ1 を用いることにより、抵抗Ｒ3 ，Ｒ4 に流れる電流
を小さくすることができ、低消費電力化を図ることがで
きる。
【００２８】（実施例２）図３に本発明の他の実施例を
示す。なお、以下の各実施例では同一の働きをする構成
に関しては同一符号を付して説明は省略し、その特徴と
する点についてのみ説明する。本実施例は上述した実施
例１とトリガ制御回路３の構成が異なるものである。本
実施例のトリガ制御回路３は、交流電源ＡＣの供給時点
（電源スイッチＳＷの投入時）にダイオードブリッジＤ
Ｂの出力が平滑コンデンサＣ0 に大きな突入電流を流す
電圧状態にあるとき、トリガ回路２からＳＩサイリスタ
Ｑ1 にゲートトリガ電流を供給する経路を遮断して、ト
リガ回路２からＳＩサイリスタＱ1 にトリガがかかるこ
とを阻止する構成としたものである。
示す。なお、以下の各実施例では同一の働きをする構成
に関しては同一符号を付して説明は省略し、その特徴と
する点についてのみ説明する。本実施例は上述した実施
例１とトリガ制御回路３の構成が異なるものである。本
実施例のトリガ制御回路３は、交流電源ＡＣの供給時点
（電源スイッチＳＷの投入時）にダイオードブリッジＤ
Ｂの出力が平滑コンデンサＣ0 に大きな突入電流を流す
電圧状態にあるとき、トリガ回路２からＳＩサイリスタ
Ｑ1 にゲートトリガ電流を供給する経路を遮断して、ト
リガ回路２からＳＩサイリスタＱ1 にトリガがかかるこ
とを阻止する構成としたものである。
【００２９】具体的には、トリガ制御回路３を、ｐｎｐ
型のトランジスタＱ2 ，Ｑ3 、ツェナダイオードＺ
Ｄ1 、抵抗Ｒ1 ，Ｒ2 ，Ｒ 5 ，Ｒ 6 で構成し、トリガ回
路２を構成する抵抗Ｒ3 ，Ｒ4 に直列にトランジスタＱ
3 を接続し、ダイオードブリッジＤＢの出力間にトラン
ジスタＱ3 のバイアス抵抗である抵抗Ｒ7 ，Ｒ8 を接続
し、抵抗Ｒ7 の両端にトランジスタＱ2 を並列に接続し
てある。そして、ダイオードブリッジＤＢの出力間に、
抵抗Ｒ1 ，Ｒ2 を接続し、この抵抗Ｒ1 ，Ｒ2 の接続点
とトランジスタＱ2 のベースとの間に、カソードをトラ
ンジスタＱ2 のベース側にしてツェナダイオードＺＤ1
を設けてある。また、抵抗Ｒ2 にはトリガ制御回路３の
動作を早くするためのコンデンサＣ2 を並列接続してあ
る。
型のトランジスタＱ2 ，Ｑ3 、ツェナダイオードＺ
Ｄ1 、抵抗Ｒ1 ，Ｒ2 ，Ｒ 5 ，Ｒ 6 で構成し、トリガ回
路２を構成する抵抗Ｒ3 ，Ｒ4 に直列にトランジスタＱ
3 を接続し、ダイオードブリッジＤＢの出力間にトラン
ジスタＱ3 のバイアス抵抗である抵抗Ｒ7 ，Ｒ8 を接続
し、抵抗Ｒ7 の両端にトランジスタＱ2 を並列に接続し
てある。そして、ダイオードブリッジＤＢの出力間に、
抵抗Ｒ1 ，Ｒ2 を接続し、この抵抗Ｒ1 ，Ｒ2 の接続点
とトランジスタＱ2 のベースとの間に、カソードをトラ
ンジスタＱ2 のベース側にしてツェナダイオードＺＤ1
を設けてある。また、抵抗Ｒ2 にはトリガ制御回路３の
動作を早くするためのコンデンサＣ2 を並列接続してあ
る。
【００３０】以下、本実施例の突入電流抑制回路１の動
作を説明する。いま、交流電源ＡＣの瞬時電圧が高いと
きに電源スイッチＳＷがオンされたとすると、抵抗Ｒ1
の両端に発生する電圧ＶR1は、ツェナダイオードＺＤ1
のツェナ電圧にトランジスタＱ2 をベース・エミッタ間
電圧を加えた電圧（以下、この電圧をＶTH’と呼ぶ）よ
り高くなり、トランジスタＱ2 がオンする。このトラン
ジスタＱ2 のオンにより、抵抗Ｒ5 の両端が短絡され、
トランジスタＱ3 のゲート電位がエミッタ電位と等しく
なり、トランジスタＱ3 がオフとなる。このため、トリ
ガ手段の抵抗Ｒ 3 ，Ｒ4 がダイオードブリッジＤＢの出
力から切り離され、ＳＩサイリスタＱ1にトリガがかか
らない。
作を説明する。いま、交流電源ＡＣの瞬時電圧が高いと
きに電源スイッチＳＷがオンされたとすると、抵抗Ｒ1
の両端に発生する電圧ＶR1は、ツェナダイオードＺＤ1
のツェナ電圧にトランジスタＱ2 をベース・エミッタ間
電圧を加えた電圧（以下、この電圧をＶTH’と呼ぶ）よ
り高くなり、トランジスタＱ2 がオンする。このトラン
ジスタＱ2 のオンにより、抵抗Ｒ5 の両端が短絡され、
トランジスタＱ3 のゲート電位がエミッタ電位と等しく
なり、トランジスタＱ3 がオフとなる。このため、トリ
ガ手段の抵抗Ｒ 3 ，Ｒ4 がダイオードブリッジＤＢの出
力から切り離され、ＳＩサイリスタＱ1にトリガがかか
らない。
【００３１】ここで、本実施例の場合にも、交流電源Ａ
Ｃの供給時点におけるトリガ回路２によるＳＩサイリス
タＱ1 のトリガ制御よりも、トリガ制御回路３によるＳ
ＩサイリスタＱ1 へのトリガ阻止制御が早く働くように
するタイミング調整手段としてのコンデンサＣ1 ，Ｃ2
を設けてあるので、ＳＩサイリスタＱ1 のスイッチング
速度が速いことによる誤まったトリガは防止される。
Ｃの供給時点におけるトリガ回路２によるＳＩサイリス
タＱ1 のトリガ制御よりも、トリガ制御回路３によるＳ
ＩサイリスタＱ1 へのトリガ阻止制御が早く働くように
するタイミング調整手段としてのコンデンサＣ1 ，Ｃ2
を設けてあるので、ＳＩサイリスタＱ1 のスイッチング
速度が速いことによる誤まったトリガは防止される。
【００３２】そして、交流電源の瞬時電圧の低下、つま
りはダイオードブリッジＤＢの出力電圧の低下により、
抵抗Ｒ1 の両端電圧ＶR1が上記電圧ＶTH’を下回ったと
き、ツェナダイオードＺＤ1 がオフとなり、トランジス
タＱ2 のベース電流が断たれ、トランジスタＱ2 がオフ
となる。このため、抵抗Ｒ5 の両端が開放され、トラン
ジスタＱ3 がオンとなり、抵抗Ｒ3 ，Ｒ4 によりトリガ
がＳＩサイリスタＱ1にかかり、ＳＩサイリスタＱ1 が
オンとなる。従って、ダイオードブリッジＤＢの出力電
圧がサイリスタＱ1 を介して平滑コンデンサＣ0 に印加
される。このとき、平滑コンデンサＣ0 に印加される電
圧は、ツェナダイオードＺＤ1 のツェナ電圧の設定によ
り、突入電圧を小さく抑える電圧になっており、大きな
突入電流が平滑コンデンサＣ0 に流れることはない。
りはダイオードブリッジＤＢの出力電圧の低下により、
抵抗Ｒ1 の両端電圧ＶR1が上記電圧ＶTH’を下回ったと
き、ツェナダイオードＺＤ1 がオフとなり、トランジス
タＱ2 のベース電流が断たれ、トランジスタＱ2 がオフ
となる。このため、抵抗Ｒ5 の両端が開放され、トラン
ジスタＱ3 がオンとなり、抵抗Ｒ3 ，Ｒ4 によりトリガ
がＳＩサイリスタＱ1にかかり、ＳＩサイリスタＱ1 が
オンとなる。従って、ダイオードブリッジＤＢの出力電
圧がサイリスタＱ1 を介して平滑コンデンサＣ0 に印加
される。このとき、平滑コンデンサＣ0 に印加される電
圧は、ツェナダイオードＺＤ1 のツェナ電圧の設定によ
り、突入電圧を小さく抑える電圧になっており、大きな
突入電流が平滑コンデンサＣ0 に流れることはない。
【００３３】その後にダイオードブリッジＤＢの出力電
圧の上昇により、抵抗Ｒ1 の両端電圧ＶR1が上記電圧Ｖ
TH’を越えると、トランジスタＱ2 のオンにより、トラ
ンジスタＱ3 がオフされて、抵抗Ｒ3 ，Ｒ4 の電流経路
が断たれる。つまり、本実施例の場合には、トランジス
タＱ2 のオン時（電源投入時を含む）には、抵抗Ｒ3，
Ｒ4 の電流経路が断たれるので、実施例１の場合よりも
さらに低消費電力化を図ることができる。
圧の上昇により、抵抗Ｒ1 の両端電圧ＶR1が上記電圧Ｖ
TH’を越えると、トランジスタＱ2 のオンにより、トラ
ンジスタＱ3 がオフされて、抵抗Ｒ3 ，Ｒ4 の電流経路
が断たれる。つまり、本実施例の場合には、トランジス
タＱ2 のオン時（電源投入時を含む）には、抵抗Ｒ3，
Ｒ4 の電流経路が断たれるので、実施例１の場合よりも
さらに低消費電力化を図ることができる。
【００３４】なお、抵抗Ｒ1 の両端電圧ＶR1が電圧
ＶTH’を下回るような交流電源ＡＣの瞬時電圧状態で、
電源スイッチＳＷがオンされた場合には、電源スイッチ
ＳＷの投入と同時にサイリスタＱ1 がオンして平滑コン
デンサＣ0 がダイオードブリッジＤＢの出力が印加され
ることは言うまでもない。 （実施例３）図４及び図５に基づいて本発明のさらに他
の実施例を説明する。本実施例は、図４に示すように、
実施例１においてダイオードブリッジＤＢの出力の正極
側に接続されていた抵抗Ｒ1 の一端を、ＳＩサイリスタ
Ｑ1 のアノードに接続した点に特徴がある。つまり、本
実施例の場合には、トリガ制御回路３の抵抗Ｒ1 ，Ｒ 2
をＳＩサイリスタＱ1 の両端に並列に接続し、ＳＩサイ
リスタＱ1 の両端電圧からダイオードブリッジＤＢの出
力電圧を検出するようにしてある。
ＶTH’を下回るような交流電源ＡＣの瞬時電圧状態で、
電源スイッチＳＷがオンされた場合には、電源スイッチ
ＳＷの投入と同時にサイリスタＱ1 がオンして平滑コン
デンサＣ0 がダイオードブリッジＤＢの出力が印加され
ることは言うまでもない。 （実施例３）図４及び図５に基づいて本発明のさらに他
の実施例を説明する。本実施例は、図４に示すように、
実施例１においてダイオードブリッジＤＢの出力の正極
側に接続されていた抵抗Ｒ1 の一端を、ＳＩサイリスタ
Ｑ1 のアノードに接続した点に特徴がある。つまり、本
実施例の場合には、トリガ制御回路３の抵抗Ｒ1 ，Ｒ 2
をＳＩサイリスタＱ1 の両端に並列に接続し、ＳＩサイ
リスタＱ1 の両端電圧からダイオードブリッジＤＢの出
力電圧を検出するようにしてある。
【００３５】以下、上述した構成とした理由について説
明する。上述した実施例１においては、瞬時停電が発生
したとき、平滑コンデンサＣ0 の充電電荷により、抵抗
Ｒ2の両端電圧ＶR2はツェナダイオードＺＤ1 のツェナ
電圧にトランジスタＱ2 のベース・エミッタ間電圧を加
えた電圧ＶTH以上に保たれ、トランジスタＱ2 がオン状
態を維持する。このため、コンデンサＣ0 の両端電圧
が、抵抗Ｒ2 の両端電圧ＶR2が上記電圧ＶTHを下回るま
で、ＳＩサイリスタＱ1 はオンできなくなる。
明する。上述した実施例１においては、瞬時停電が発生
したとき、平滑コンデンサＣ0 の充電電荷により、抵抗
Ｒ2の両端電圧ＶR2はツェナダイオードＺＤ1 のツェナ
電圧にトランジスタＱ2 のベース・エミッタ間電圧を加
えた電圧ＶTH以上に保たれ、トランジスタＱ2 がオン状
態を維持する。このため、コンデンサＣ0 の両端電圧
が、抵抗Ｒ2 の両端電圧ＶR2が上記電圧ＶTHを下回るま
で、ＳＩサイリスタＱ1 はオンできなくなる。
【００３６】そこで、本実施例では瞬時停電時に平滑コ
ンデンサＣ0 の充電電荷の影響を受けない点の電圧、つ
まりはＳＩサイリスタＱ1 のアノード・カソード間電圧
ＶAKから、ダイオードブリッジＤＢの出力電圧を検出す
るようにしてある。つまり、ＳＩサイリスタＱ1 のアノ
ード・カソード間電圧ＶAKは、ダイオードブリッジＤＢ
の出力電圧をＶinとし、平滑コンデンサＣ0 の両端電圧
をＶCOとすると、 ＶAK＝Ｖin−ＶCO となる。
ンデンサＣ0 の充電電荷の影響を受けない点の電圧、つ
まりはＳＩサイリスタＱ1 のアノード・カソード間電圧
ＶAKから、ダイオードブリッジＤＢの出力電圧を検出す
るようにしてある。つまり、ＳＩサイリスタＱ1 のアノ
ード・カソード間電圧ＶAKは、ダイオードブリッジＤＢ
の出力電圧をＶinとし、平滑コンデンサＣ0 の両端電圧
をＶCOとすると、 ＶAK＝Ｖin−ＶCO となる。
【００３７】いま、電源投入時には、ＳＩサイリスタＱ
1 はオフであり、平滑コンデンサＣ 0 は充電されていな
いため、ＳＩサイリスタＱ1 のアノード・カソード間電
圧Ｖ AKはほぼダイオードブリッジＤＢの出力電圧Ｖinと
等しく、実施例１で説明したと同様に動作する。瞬時停
電時には、ダイオードブリッジＤＢの出力電圧Ｖinが断
たれ、ＳＩサイリスタＱ1 にオン状態を保持する保持電
流を流すことができなくなり、ＳＩサイリスタＱ1 がオ
フとなる。
1 はオフであり、平滑コンデンサＣ 0 は充電されていな
いため、ＳＩサイリスタＱ1 のアノード・カソード間電
圧Ｖ AKはほぼダイオードブリッジＤＢの出力電圧Ｖinと
等しく、実施例１で説明したと同様に動作する。瞬時停
電時には、ダイオードブリッジＤＢの出力電圧Ｖinが断
たれ、ＳＩサイリスタＱ1 にオン状態を保持する保持電
流を流すことができなくなり、ＳＩサイリスタＱ1 がオ
フとなる。
【００３８】そして、瞬時停電が復旧したとき、平滑コ
ンデンサＣ0 はそれまでＳＩサイリスタＱ1 がオンであ
ることにより充電された状態にあるため、ＳＩサイリス
タＱ 1 のアノード・カソード間電圧ＶAKは低い電圧状態
にあり、このためトランジスタＱ2 がオフで、ダイオー
ドブリッジＤＢの出力Ｖinにより抵抗Ｒ3 ，Ｒ4 を介し
てＳＩサイリスタＱ1 にトリガがかかり、ＳＩサイリス
タＱ1 はオンとなる。つまりは、瞬時停電の復旧時にも
突入電流が流れることを防止できる。
ンデンサＣ0 はそれまでＳＩサイリスタＱ1 がオンであ
ることにより充電された状態にあるため、ＳＩサイリス
タＱ 1 のアノード・カソード間電圧ＶAKは低い電圧状態
にあり、このためトランジスタＱ2 がオフで、ダイオー
ドブリッジＤＢの出力Ｖinにより抵抗Ｒ3 ，Ｒ4 を介し
てＳＩサイリスタＱ1 にトリガがかかり、ＳＩサイリス
タＱ1 はオンとなる。つまりは、瞬時停電の復旧時にも
突入電流が流れることを防止できる。
【００３９】（実施例４）図６及び図７に本発明の他の
実施例を示す。上述の実施例１の場合には、電圧検出点
がダイオードブリッジＤＢの出力であり、ＳＩサイリス
タＱ1 のオン後にはダイオードブリッジＤＢの出力電圧
は平滑コンデンサＣ0 の両端電圧に影響を受けていた。
このため、実施例３で説明した瞬時停電時の問題を生じ
る欠点があった。
実施例を示す。上述の実施例１の場合には、電圧検出点
がダイオードブリッジＤＢの出力であり、ＳＩサイリス
タＱ1 のオン後にはダイオードブリッジＤＢの出力電圧
は平滑コンデンサＣ0 の両端電圧に影響を受けていた。
このため、実施例３で説明した瞬時停電時の問題を生じ
る欠点があった。
【００４０】そこで、本実施例ではダイオードブリッジ
ＤＢとは別個にダイオードＤ2 ，Ｄ 3 を設け、このダイ
オードＤ2 ，Ｄ3 でダイオードブリッジＤＢの負極側の
ダイオードＤ03，Ｄ04とで新たなダイオードブリッジを
構成し、このダイオードブリッジの出力電圧からダイオ
ードブリッジＤＢの出力電圧Ｖinを検出するようにして
ある。この場合に抵抗Ｒ1 ，Ｒ2 の両端に印加される電
圧は、図７（ｂ）に示す脈流波形となり、平滑コンデン
サＣ0 の影響を受けない。従って、電源投入時と瞬時停
電とを問わずに、平滑コンデンサＣ0 の突入電流を抑制
することができる。
ＤＢとは別個にダイオードＤ2 ，Ｄ 3 を設け、このダイ
オードＤ2 ，Ｄ3 でダイオードブリッジＤＢの負極側の
ダイオードＤ03，Ｄ04とで新たなダイオードブリッジを
構成し、このダイオードブリッジの出力電圧からダイオ
ードブリッジＤＢの出力電圧Ｖinを検出するようにして
ある。この場合に抵抗Ｒ1 ，Ｒ2 の両端に印加される電
圧は、図７（ｂ）に示す脈流波形となり、平滑コンデン
サＣ0 の影響を受けない。従って、電源投入時と瞬時停
電とを問わずに、平滑コンデンサＣ0 の突入電流を抑制
することができる。
【００４１】しかも、実施例３の場合にはダイオードブ
リッジＤＢの出力電圧ＶinからコンデンサＣ0 の両端電
圧ＶC0を引いた電圧（Ｖin−ＶC0）が０に近いときにＳ
ＩサイリスタＱ1 がオンするが、本実施例では交流電源
ＡＣの瞬時電圧が０に近いときにＳＩサイリスタＱ1 が
オンするので、より効果的に突入電流を抑制する効果を
期待できる。
リッジＤＢの出力電圧ＶinからコンデンサＣ0 の両端電
圧ＶC0を引いた電圧（Ｖin−ＶC0）が０に近いときにＳ
ＩサイリスタＱ1 がオンするが、本実施例では交流電源
ＡＣの瞬時電圧が０に近いときにＳＩサイリスタＱ1 が
オンするので、より効果的に突入電流を抑制する効果を
期待できる。
【００４２】（実施例５）図８に本発明の他の実施例を
示す。本実施例は、実施例４の平滑コンデンサＣ 0 の充
電電荷の影響を除去する考えを、実施例２に適用したも
のである。なお、本実施例の場合には、ダイオードブリ
ッジＤＢの正極側の２つのダイオードＤ01，Ｄ02とダイ
オードＤ2 ，Ｄ3 とでダイオードブリッジを構成した形
になる。
示す。本実施例は、実施例４の平滑コンデンサＣ 0 の充
電電荷の影響を除去する考えを、実施例２に適用したも
のである。なお、本実施例の場合には、ダイオードブリ
ッジＤＢの正極側の２つのダイオードＤ01，Ｄ02とダイ
オードＤ2 ，Ｄ3 とでダイオードブリッジを構成した形
になる。
【００４３】（実施例６）図９及び図１０に基づいて本
発明のさらに別の実施例を説明する。本実施例は、基本
構成的には図６に示す実施例４と同じもので、本実施例
の場合には、図９に示すように、抵抗Ｒ1 ，Ｒ2 の接続
点とＳＩサイリスタＱ1 とコンデンサＣ0の接続点との
間に、ＳＩサイリスタＱ1 側のカソードとしてダイオー
ドＤ4 を挿入してある点が異なる。
発明のさらに別の実施例を説明する。本実施例は、基本
構成的には図６に示す実施例４と同じもので、本実施例
の場合には、図９に示すように、抵抗Ｒ1 ，Ｒ2 の接続
点とＳＩサイリスタＱ1 とコンデンサＣ0の接続点との
間に、ＳＩサイリスタＱ1 側のカソードとしてダイオー
ドＤ4 を挿入してある点が異なる。
【００４４】上述した図６に示す実施例４の場合には、
ＳＩサイリスタＱ1 のオン後も、図７（ｂ）に示すよう
に、ダイオードＤ2 ，Ｄ3 の出力電位の変化に応じて抵
抗Ｒ 2 の両端電圧ＶR2が変化し、抵抗Ｒ2 の両端電圧Ｖ
R2がツェナダイオードＺＤ1のツェナ電圧にトランジス
タＱ2 のベース・エミッタ間電圧を加えた電圧ＶTHを越
えているときには、トランジスタＱ2 がオンとなる。こ
のため、このトランジスタＱ2 のオン期間に、ＳＩサイ
リスタＱ1 のアノード電流を保持電流以上に保つ必要が
ある。
ＳＩサイリスタＱ1 のオン後も、図７（ｂ）に示すよう
に、ダイオードＤ2 ，Ｄ3 の出力電位の変化に応じて抵
抗Ｒ 2 の両端電圧ＶR2が変化し、抵抗Ｒ2 の両端電圧Ｖ
R2がツェナダイオードＺＤ1のツェナ電圧にトランジス
タＱ2 のベース・エミッタ間電圧を加えた電圧ＶTHを越
えているときには、トランジスタＱ2 がオンとなる。こ
のため、このトランジスタＱ2 のオン期間に、ＳＩサイ
リスタＱ1 のアノード電流を保持電流以上に保つ必要が
ある。
【００４５】しかし、本実施例の場合には上記ダイオー
ドＤ4 を備えているので、ＳＩサイリスタＱ1 のオン後
には、抵抗Ｒ2 の両端電圧ＶR2は、図１０（ｂ）に示す
ように、ＳＩサイリスタＱ1 のオン電圧（１Ｖ程度）に
ダイオードＤ4 のオン電圧（０．６Ｖ程度）を加えた電
圧に保持される。このため、一旦ＳＩサイリスタＱ1が
オンした後には、トリガ回路２から常にトリガがかかる
ことにより、ＳＩサイリスタＱ1 のアノード電流を保持
電流以上に保つ必要がない。
ドＤ4 を備えているので、ＳＩサイリスタＱ1 のオン後
には、抵抗Ｒ2 の両端電圧ＶR2は、図１０（ｂ）に示す
ように、ＳＩサイリスタＱ1 のオン電圧（１Ｖ程度）に
ダイオードＤ4 のオン電圧（０．６Ｖ程度）を加えた電
圧に保持される。このため、一旦ＳＩサイリスタＱ1が
オンした後には、トリガ回路２から常にトリガがかかる
ことにより、ＳＩサイリスタＱ1 のアノード電流を保持
電流以上に保つ必要がない。
【００４６】（実施例７）図１１に本発明のさらに別の
実施例を示す。本実施例では、ダイオードＤ2 ，Ｄ3 を
含むダイオードブリッジの出力電圧で、抵抗Ｒ3 ，Ｒ4
を介してＳＩサイリスタＱ1 にトリガをかけている。こ
のようにすれば、平滑コンデンサＣ0 の充電電荷によ
り、抵抗Ｒ3 ，Ｒ4 を介して逆電圧がＳＩサイリスタＱ
1 に印加されることがないので、上述の各実施例におい
てＳＩサイリスタＱ1 に逆並列に接続していたダイオー
ドＤ1 を省略することができる。
実施例を示す。本実施例では、ダイオードＤ2 ，Ｄ3 を
含むダイオードブリッジの出力電圧で、抵抗Ｒ3 ，Ｒ4
を介してＳＩサイリスタＱ1 にトリガをかけている。こ
のようにすれば、平滑コンデンサＣ0 の充電電荷によ
り、抵抗Ｒ3 ，Ｒ4 を介して逆電圧がＳＩサイリスタＱ
1 に印加されることがないので、上述の各実施例におい
てＳＩサイリスタＱ1 に逆並列に接続していたダイオー
ドＤ1 を省略することができる。
【００４７】なお、抵抗Ｒ3 ，Ｒ4 の両端に並列接続さ
れたコンデンサＣ3 は、ダイオードＤ2 ，Ｄ3 を含むダ
イオードブリッジの出力電位がほぼ０Ｖのときにも、Ｓ
ＩサイリスタＱ1 に十分にトリガがかかるようにしたも
のである。ここで、コンデンサＣ1 の働きで、ＳＩサイ
リスタＱ1 に十分にトリガがかかる場合には、コンデン
サＣ3 は必ずしも必要ではない。また、上記ダイオード
ブリッジの出力と抵抗Ｒ3 との間に挿入されたダイオー
ドＤ5 は、コンデンサＣ3 の充電電荷が、抵抗Ｒ2 の両
端電圧に影響することを除去するためのものである。
れたコンデンサＣ3 は、ダイオードＤ2 ，Ｄ3 を含むダ
イオードブリッジの出力電位がほぼ０Ｖのときにも、Ｓ
ＩサイリスタＱ1 に十分にトリガがかかるようにしたも
のである。ここで、コンデンサＣ1 の働きで、ＳＩサイ
リスタＱ1 に十分にトリガがかかる場合には、コンデン
サＣ3 は必ずしも必要ではない。また、上記ダイオード
ブリッジの出力と抵抗Ｒ3 との間に挿入されたダイオー
ドＤ5 は、コンデンサＣ3 の充電電荷が、抵抗Ｒ2 の両
端電圧に影響することを除去するためのものである。
【００４８】ところで、図６及び図８に示す実施例４，
５においても、本実施例のようにダイオードＤ2 ，Ｄ3
を含むダイオードブリッジの出力電圧で、抵抗Ｒ3 ，Ｒ
4 を介してＳＩサイリスタＱ1 にトリガをかけるように
してもよいことは言うでもない。 （実施例８） 図１２に本発明のさらに他の実施例を示す。本実施例で
はツェナダイオードＺＤ1 の代わりにダイオードを用い
たものであり、本実施例の場合には２個のダイオードＤ
6 ，Ｄ7 を用いてある。この場合には、ダイオード
Ｄ6 ，Ｄ7 の順方向電圧を０．６Ｖとすれば、ツェナ電
圧が１．２ＶのツェナダイオードＺＤ1 を用いた場合と
同様になる。なお、本実施例のダイオードの個数は突入
電流をどの程度に抑制するかにより適宜個数に設定すれ
ばよく、上述した各実施例においても本発明を適用でき
ることはいうまでもない。
５においても、本実施例のようにダイオードＤ2 ，Ｄ3
を含むダイオードブリッジの出力電圧で、抵抗Ｒ3 ，Ｒ
4 を介してＳＩサイリスタＱ1 にトリガをかけるように
してもよいことは言うでもない。 （実施例８） 図１２に本発明のさらに他の実施例を示す。本実施例で
はツェナダイオードＺＤ1 の代わりにダイオードを用い
たものであり、本実施例の場合には２個のダイオードＤ
6 ，Ｄ7 を用いてある。この場合には、ダイオード
Ｄ6 ，Ｄ7 の順方向電圧を０．６Ｖとすれば、ツェナ電
圧が１．２ＶのツェナダイオードＺＤ1 を用いた場合と
同様になる。なお、本実施例のダイオードの個数は突入
電流をどの程度に抑制するかにより適宜個数に設定すれ
ばよく、上述した各実施例においても本発明を適用でき
ることはいうまでもない。
【００４９】
【発明の効果】請求項１の発明は上述のように、平滑コ
ンデンサに流れる突入電流を防止する突入電流抑制回路
を備え、該突入電力抑制回路は、整流回路の出力に平滑
コンデンサを介して接続され平滑コンデンサへの整流回
路の出力の供給制御を行う、逆阻止三端子サイリスタよ
りもゲートトリガ感度の高いサイリスタと、このサイリ
スタにトリガをかけるトリガ手段と、上記交流電源の供
給時点に整流回路の出力が平滑コンデンサに大きな突入
電流を流す電圧状態にあるとき、トリガ手段からサイリ
スタにゲートトリガ電流を供給する経路をスイッチ要素
で遮断して、トリガ手段からサイリスタにトリガがかか
ることを阻止するトリガ制御手段と、交流電源の供給時
点において上記スイッチ要素をトリガ手段によるサイリ
スタのトリガ制御よりも早く動作させてゲートトリガ電
流の供給経路を遮断させるタイミング調整手段とを備え
たので、整流回路の出力の平滑コンデンサへの供給制御
を行うサイリスタとして逆阻止三端子サイリスタよりも
ゲートトリガ感度の高いサイリスタを用いることによ
り、トリガ手段に流れる電流を小さくすることを可能と
し、突入電流抑制回路の低消費電力化を図ることができ
る。また、逆阻止三端子サイリスタよりもゲートトリガ
感度の高いサイリスタを用いることにより、整流回路の
出力が高い状態で交流電源が供給されると、逆阻止三端
子サイリスタよりもゲートトリガ感度の高いサイリスタ
はスイッチング速度が速いために、サイリスタが誤って
トリガされる問題をあるが、交流電源の供給時点におけ
るトリガ制御手段によるサイリスタへのトリガ阻止制御
がトリガ手段によるサイリスタのトリガ制御よりも早く
働くようにするタイミング調整手段を設けてあるので、
タイミング調整手段でトリガ制御手段によるサイリスタ
へのトリガ阻止制御がトリガ手段によるサイリスタのト
リガ制御より先に働くようにして、整流回路の出力が高
くなる状態で、交流電源が供給されても、サイリスタが
誤ってトリガされることを防止することができる。
ンデンサに流れる突入電流を防止する突入電流抑制回路
を備え、該突入電力抑制回路は、整流回路の出力に平滑
コンデンサを介して接続され平滑コンデンサへの整流回
路の出力の供給制御を行う、逆阻止三端子サイリスタよ
りもゲートトリガ感度の高いサイリスタと、このサイリ
スタにトリガをかけるトリガ手段と、上記交流電源の供
給時点に整流回路の出力が平滑コンデンサに大きな突入
電流を流す電圧状態にあるとき、トリガ手段からサイリ
スタにゲートトリガ電流を供給する経路をスイッチ要素
で遮断して、トリガ手段からサイリスタにトリガがかか
ることを阻止するトリガ制御手段と、交流電源の供給時
点において上記スイッチ要素をトリガ手段によるサイリ
スタのトリガ制御よりも早く動作させてゲートトリガ電
流の供給経路を遮断させるタイミング調整手段とを備え
たので、整流回路の出力の平滑コンデンサへの供給制御
を行うサイリスタとして逆阻止三端子サイリスタよりも
ゲートトリガ感度の高いサイリスタを用いることによ
り、トリガ手段に流れる電流を小さくすることを可能と
し、突入電流抑制回路の低消費電力化を図ることができ
る。また、逆阻止三端子サイリスタよりもゲートトリガ
感度の高いサイリスタを用いることにより、整流回路の
出力が高い状態で交流電源が供給されると、逆阻止三端
子サイリスタよりもゲートトリガ感度の高いサイリスタ
はスイッチング速度が速いために、サイリスタが誤って
トリガされる問題をあるが、交流電源の供給時点におけ
るトリガ制御手段によるサイリスタへのトリガ阻止制御
がトリガ手段によるサイリスタのトリガ制御よりも早く
働くようにするタイミング調整手段を設けてあるので、
タイミング調整手段でトリガ制御手段によるサイリスタ
へのトリガ阻止制御がトリガ手段によるサイリスタのト
リガ制御より先に働くようにして、整流回路の出力が高
くなる状態で、交流電源が供給されても、サイリスタが
誤ってトリガされることを防止することができる。
【００５０】請求項２の発明は、請求項１の発明におい
て、上記トリガ制御手段によるトリガ阻止動作をサイリ
スタのオン時に停止させる制御停止手段を備えているの
で、サイリスタのオン時であるトリガ制御手段を動作さ
せる必要がない期間に、不要にトリガ制御手段を動作さ
せることによる電流が流れることを防止し、さらに省電
力化を図ることを可能となる。
て、上記トリガ制御手段によるトリガ阻止動作をサイリ
スタのオン時に停止させる制御停止手段を備えているの
で、サイリスタのオン時であるトリガ制御手段を動作さ
せる必要がない期間に、不要にトリガ制御手段を動作さ
せることによる電流が流れることを防止し、さらに省電
力化を図ることを可能となる。
【００５１】請求項３の発明は上述のように、交流電源
を整流する整流回路と、整流回路の出力端間に接続され
る平滑コンデンサと、平滑コンデンサの両端間に接続さ
れる負荷と、平滑コンデンサに流れる突入電流を抑制す
る突入電流抑制回路とを備え、突入電流抑制回路は、整
流回路の出力端間に平滑コンデンサを介して接続される
ＳＩサイリスタと、中点がＳＩサイリスタのゲートに接
続された抵抗の直列回路と、ＳＩサイリスタのゲート・
ソース間に互いに並列に挿入されるトランジスタ及び第
１のコンデンサと、整流回路の出力電圧を検出する検出
抵抗の直列回路と、検出抵抗の直列回路の中点とトラン
ジスタのベースの間に挿入され所定電圧以上になるとオ
ンするダイオードと、高電位側の検出抵抗に並列接続さ
れる第２のコンデンサとを具備しているので、整流回路
の出力の平滑コンデンサへの供給制御を行うサイリスタ
としてゲートトリガ感度の高いＳＩサイリスタを用いる
ことにより、中点がＳＩサイリスタのゲートに接続され
たトリガ用の抵抗の直列回路に流れる電流を小さくする
ことを可能とし、突入電流抑制回路の低消費電力化を図
ることができる。また、ゲートトリガ感度の高いＳＩサ
イリスタを用いることにより、整流回路の出力が高い状
態で交流電源が供給されると、ゲートトリガ感度の高い
ＳＩサイリスタはスイッチング速度が速いために、ＳＩ
サイリスタが誤ってトリガされる問題があるが、ＳＩサ
イリスタのゲート・ソース間に挿入した第１のコンデン
サでＳＩサイリスタのゲート・カソード間電圧の立上り
を遅くするとともに、高電位側の検出抵抗に並列接続さ
れる第２のコンデンサで低電位側の検出抵抗の両端電圧
の立上りを速くしているので、整流回路の出力が高くな
る状態で、交流電源が供給されても、ダイオード及びト
ランジスタがオンする前にＳＩサイリスタが誤ってオン
することが防止できる。
を整流する整流回路と、整流回路の出力端間に接続され
る平滑コンデンサと、平滑コンデンサの両端間に接続さ
れる負荷と、平滑コンデンサに流れる突入電流を抑制す
る突入電流抑制回路とを備え、突入電流抑制回路は、整
流回路の出力端間に平滑コンデンサを介して接続される
ＳＩサイリスタと、中点がＳＩサイリスタのゲートに接
続された抵抗の直列回路と、ＳＩサイリスタのゲート・
ソース間に互いに並列に挿入されるトランジスタ及び第
１のコンデンサと、整流回路の出力電圧を検出する検出
抵抗の直列回路と、検出抵抗の直列回路の中点とトラン
ジスタのベースの間に挿入され所定電圧以上になるとオ
ンするダイオードと、高電位側の検出抵抗に並列接続さ
れる第２のコンデンサとを具備しているので、整流回路
の出力の平滑コンデンサへの供給制御を行うサイリスタ
としてゲートトリガ感度の高いＳＩサイリスタを用いる
ことにより、中点がＳＩサイリスタのゲートに接続され
たトリガ用の抵抗の直列回路に流れる電流を小さくする
ことを可能とし、突入電流抑制回路の低消費電力化を図
ることができる。また、ゲートトリガ感度の高いＳＩサ
イリスタを用いることにより、整流回路の出力が高い状
態で交流電源が供給されると、ゲートトリガ感度の高い
ＳＩサイリスタはスイッチング速度が速いために、ＳＩ
サイリスタが誤ってトリガされる問題があるが、ＳＩサ
イリスタのゲート・ソース間に挿入した第１のコンデン
サでＳＩサイリスタのゲート・カソード間電圧の立上り
を遅くするとともに、高電位側の検出抵抗に並列接続さ
れる第２のコンデンサで低電位側の検出抵抗の両端電圧
の立上りを速くしているので、整流回路の出力が高くな
る状態で、交流電源が供給されても、ダイオード及びト
ランジスタがオンする前にＳＩサイリスタが誤ってオン
することが防止できる。
【図１】本発明の実施例１の回路図である。
【図２】同上の動作説明図である。
【図３】実施例２の回路図である。
【図４】実施例３の回路図である。
【図５】同上の動作説明図である。
【図６】実施例４の回路図である。
【図７】同上の動作説明図である。
【図８】実施例５の回路図である。
【図９】実施例６の回路図である。
【図１０】同上の動作説明図である。
【図１１】実施例７の回路図である。
【図１２】実施例８の回路図である。
【図１３】従来例の回路図である。
１ 突入電流抑制回路 ２ トリガ回路 ３ トリガ制御回路 ＡＣ 交流電源 ＤＢ ダイオードブリッジ Ｃ0 平滑コンデンサ Ｌ 負荷 Ｑ1 ＳＩサイリスタ Ｃ1 ，Ｃ2 コンデンサ Ｑ2 ，Ｑ3 トランジスタ Ｄ4 ダイオード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−105560（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/00 - 7/40 G05F 1/10 304
Claims (3)
- 【請求項１】 交流電源を整流回路で整流すると共に整
流出力を平滑コンデンサで平滑して、負荷に直流電力を
供給する電源装置において、平滑コンデンサに流れる突
入電流を防止する突入電流抑制回路を備え、該突入電力
抑制回路は、整流回路の出力に平滑コンデンサを介して
接続され平滑コンデンサへの整流回路の出力の供給制御
を行う、逆阻止三端子サイリスタよりもゲートトリガ感
度の高いサイリスタと、このサイリスタにトリガをかけ
るトリガ手段と、上記交流電源の供給時点に整流回路の
出力が平滑コンデンサに大きな突入電流を流す電圧状態
にあるとき、トリガ手段からサイリスタにゲートトリガ
電流を供給する経路をスイッチ要素で遮断して、トリガ
手段からサイリスタにトリガがかかることを阻止するト
リガ制御手段と、交流電源の供給時点において上記スイ
ッチ要素をトリガ手段によるサイリスタのトリガ制御よ
りも早く動作させてゲートトリガ電流の供給経路を遮断
させるタイミング調整手段とを備えて成ることを特徴と
する電源装置。 - 【請求項２】 上記トリガ制御手段によるトリガ阻止動
作をサイリスタのオン時に停止させる制御停止手段を備
えて成ることを特徴とする請求項１記載の電源装置。 - 【請求項３】 交流電源を整流する整流回路と、整流回
路の出力端間に接続される平滑コンデンサと、平滑コン
デンサの両端間に接続される負荷と、平滑コンデンサに
流れる突入電流を抑制する突入電流抑制回路とを備え、
突入電流抑制回路は、整流回路の出力端間に平滑コンデ
ンサを介して接続されるＳＩサイリスタと、中点がＳＩ
サイリスタのゲートに接続された抵抗の直列回路と、Ｓ
Ｉサイリスタのゲート・ソース間に互いに並列に挿入さ
れるトランジスタ及び第１のコンデンサと、整流回路の
出力電圧を検出する検出抵抗の直列回路と、検出抵抗の
直列回路の中点とトランジスタのベースの間に挿入され
所定電圧以上になるとオンするダイオードと、高電位側
の検出抵抗に並列接続される第２のコンデンサとを具備
することを特徴とする電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33398092A JP3151313B2 (ja) | 1992-12-15 | 1992-12-15 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33398092A JP3151313B2 (ja) | 1992-12-15 | 1992-12-15 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06189548A JPH06189548A (ja) | 1994-07-08 |
| JP3151313B2 true JP3151313B2 (ja) | 2001-04-03 |
Family
ID=18272148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33398092A Expired - Fee Related JP3151313B2 (ja) | 1992-12-15 | 1992-12-15 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3151313B2 (ja) |
-
1992
- 1992-12-15 JP JP33398092A patent/JP3151313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06189548A (ja) | 1994-07-08 |
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