JP3151314B2 - 電源装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、交流電源を整流回路で
整流すると共に整流出力を平滑コンデンサで平滑して、
負荷に直流電力を供給するとともに、平滑コンデンサに
流れる突入電流を防止する突入電流抑制回路を備えた電
源装置に関するものである。
整流すると共に整流出力を平滑コンデンサで平滑して、
負荷に直流電力を供給するとともに、平滑コンデンサに
流れる突入電流を防止する突入電流抑制回路を備えた電
源装置に関するものである。
【０００２】
【従来の技術】直流電力を電源として動作する負荷の電
源装置としては、交流電源を整流平滑して得た直流電力
を負荷に供給するものがある。この種の電源装置として
は、交流電源を整流するダイオードブリッジなどの整流
回路と、整流出力を平滑する平滑コンデンサとで構成
し、交流電源との間に挿入された電源スイッチのオン，
オフで負荷への電源の供給を制御するものがある。
源装置としては、交流電源を整流平滑して得た直流電力
を負荷に供給するものがある。この種の電源装置として
は、交流電源を整流するダイオードブリッジなどの整流
回路と、整流出力を平滑する平滑コンデンサとで構成
し、交流電源との間に挿入された電源スイッチのオン，
オフで負荷への電源の供給を制御するものがある。
【０００３】ところで、上述のように平滑コンデンサを
用いて整流出力を平滑する場合、電源スイッチの投入時
に、平滑コンデンサに突入電流が流れるという問題があ
る。そして、平滑コンデンサに流れる突入電流の大きさ
は、電源スイッチの投入時の交流電源の瞬時電圧値によ
り決まり、瞬時電圧値が高いほど突入電流は大きくな
る。
用いて整流出力を平滑する場合、電源スイッチの投入時
に、平滑コンデンサに突入電流が流れるという問題があ
る。そして、平滑コンデンサに流れる突入電流の大きさ
は、電源スイッチの投入時の交流電源の瞬時電圧値によ
り決まり、瞬時電圧値が高いほど突入電流は大きくな
る。
【０００４】そこで、この種の電源装置において突入電
流を抑制する突入電流抑制回路を設けたものが特開平４
−１０５５６０号で提案されている。この特開平４−１
０５５６０号の電源装置を図１２に示す。この電源装置
の突入電流抑制回路１’では、整流回路としてのダイオ
ードブリッジＤＢの出力と平滑コンデンサＣ0 との間に
サイリスタＱ1 を挿入し、電源スイッチＳＷのオン時点
に関係なく、ダイオードブリッジＤＢの出力電圧が低く
なったときに、サイリスタＱ1 をオンとすることによ
り、平滑コンデンサＣ0 に大きな突入電流が流れること
を防止してある。
流を抑制する突入電流抑制回路を設けたものが特開平４
−１０５５６０号で提案されている。この特開平４−１
０５５６０号の電源装置を図１２に示す。この電源装置
の突入電流抑制回路１’では、整流回路としてのダイオ
ードブリッジＤＢの出力と平滑コンデンサＣ0 との間に
サイリスタＱ1 を挿入し、電源スイッチＳＷのオン時点
に関係なく、ダイオードブリッジＤＢの出力電圧が低く
なったときに、サイリスタＱ1 をオンとすることによ
り、平滑コンデンサＣ0 に大きな突入電流が流れること
を防止してある。
【０００５】上記突入電流抑制回路１’は、上記サイリ
スタＱ1 、トランジスタＱ2 、ツェナダイオードＺ
Ｄ1 ，及び抵抗Ｒ1 〜Ｒ3 で構成してある。ここで、抵
抗Ｒ3 はトリガ抵抗であり、ダイオードブリッジＤＢの
出力でサイリスタＱ1 に常時トリガをかけるように働
く。サイリスタＱ1 の両端に直列接続されたツェナダイ
オードＺＤ1 ，抵抗Ｒ1 ，Ｒ2 は、ダイオードブリッジ
ＤＢの出力電圧が平滑コンデンサＣ0 に所定値以上の突
入電流を流す電圧以上に高いことを検知するものであ
る。そして、ツェナダイオードＺＤ1 としては、ダイオ
ードブリッジＤＢの出力電圧が平滑コンデンサＣ0 に大
きな突入電流を流さない程度に低いときにオンとなるツ
ェナ電圧のものを用いてある。サイリスタＱ1 のゲート
・カソード間に接続されたトランジスタＱ2 は、抵抗Ｒ
2 の両端電圧、つまりはダイオードブリッジＤＢの出力
電圧に応じてオン，オフ制御され、オン時にサイリスタ
Ｑ1 のゲート・カソード間を短絡してサイリスタＱ1 に
トリガがかかることを防止するものである。
スタＱ1 、トランジスタＱ2 、ツェナダイオードＺ
Ｄ1 ，及び抵抗Ｒ1 〜Ｒ3 で構成してある。ここで、抵
抗Ｒ3 はトリガ抵抗であり、ダイオードブリッジＤＢの
出力でサイリスタＱ1 に常時トリガをかけるように働
く。サイリスタＱ1 の両端に直列接続されたツェナダイ
オードＺＤ1 ，抵抗Ｒ1 ，Ｒ2 は、ダイオードブリッジ
ＤＢの出力電圧が平滑コンデンサＣ0 に所定値以上の突
入電流を流す電圧以上に高いことを検知するものであ
る。そして、ツェナダイオードＺＤ1 としては、ダイオ
ードブリッジＤＢの出力電圧が平滑コンデンサＣ0 に大
きな突入電流を流さない程度に低いときにオンとなるツ
ェナ電圧のものを用いてある。サイリスタＱ1 のゲート
・カソード間に接続されたトランジスタＱ2 は、抵抗Ｒ
2 の両端電圧、つまりはダイオードブリッジＤＢの出力
電圧に応じてオン，オフ制御され、オン時にサイリスタ
Ｑ1 のゲート・カソード間を短絡してサイリスタＱ1 に
トリガがかかることを防止するものである。
【０００６】いま、交流電源ＡＣの瞬時電圧が高いとき
に電源スイッチＳＷがオンされたとすると、ダイオード
ブリッジＤＢの出力電圧も高い状態にある。このとき、
ツェナダイオードＺＤ1 がオンとなり、抵抗Ｒ1 ，Ｒ2
及び平滑コンデンサＣ0 を介して微小の電流が流れ、こ
のとき抵抗Ｒ2 の両端電圧でトランジスタＱ2 がオンと
なる。このトランジスタＱ2 のオンにより、抵抗Ｒ3 を
介してサイリスタＱ1にトリガがかかることを阻止す
る。この状態では、平滑コンデンサＣ0 には全くダイオ
ードブリッジＤＢの出力が加えられていない状態と等し
くなる。
に電源スイッチＳＷがオンされたとすると、ダイオード
ブリッジＤＢの出力電圧も高い状態にある。このとき、
ツェナダイオードＺＤ1 がオンとなり、抵抗Ｒ1 ，Ｒ2
及び平滑コンデンサＣ0 を介して微小の電流が流れ、こ
のとき抵抗Ｒ2 の両端電圧でトランジスタＱ2 がオンと
なる。このトランジスタＱ2 のオンにより、抵抗Ｒ3 を
介してサイリスタＱ1にトリガがかかることを阻止す
る。この状態では、平滑コンデンサＣ0 には全くダイオ
ードブリッジＤＢの出力が加えられていない状態と等し
くなる。
【０００７】そして、交流電源の瞬時電圧の変化によ
り、ダイオードブリッジＤＢの出力電圧がツェナダイオ
ードＺＤ1 のツェナ電圧を下回ったとき、ツェナダイオ
ードＺＤ1 がオフとなり、抵抗Ｒ2 に電流が流れなくな
る。このため、抵抗Ｒ2 の両端電圧が０となり、トラン
ジスタＱ2 がオフする。このように、トランジスタＱ2
がオフすると、抵抗Ｒ3 を介してサイリスタＱ1 にトリ
ガがかかり、オンとなる。このとき、ダイオードブリッ
ジＤＢの出力電圧がサイリスタＱ1 を介して平滑コンデ
ンサＣ0 に印加される。この時点で平滑コンデンサＣ0
に印加される電圧は、ツェナダイオードＺＤ1 のツェナ
電圧の設定により、突入電流を小さく抑える電圧になっ
ているため、従来のように突入電流が平滑コンデンサＣ
0 に流れるという問題を防止できる。従って、例えば突
入電流による電源スイッチの接点の溶着などという問題
を防止できる。
り、ダイオードブリッジＤＢの出力電圧がツェナダイオ
ードＺＤ1 のツェナ電圧を下回ったとき、ツェナダイオ
ードＺＤ1 がオフとなり、抵抗Ｒ2 に電流が流れなくな
る。このため、抵抗Ｒ2 の両端電圧が０となり、トラン
ジスタＱ2 がオフする。このように、トランジスタＱ2
がオフすると、抵抗Ｒ3 を介してサイリスタＱ1 にトリ
ガがかかり、オンとなる。このとき、ダイオードブリッ
ジＤＢの出力電圧がサイリスタＱ1 を介して平滑コンデ
ンサＣ0 に印加される。この時点で平滑コンデンサＣ0
に印加される電圧は、ツェナダイオードＺＤ1 のツェナ
電圧の設定により、突入電流を小さく抑える電圧になっ
ているため、従来のように突入電流が平滑コンデンサＣ
0 に流れるという問題を防止できる。従って、例えば突
入電流による電源スイッチの接点の溶着などという問題
を防止できる。
【０００８】なお、上述の場合には交流電源ＡＣの瞬時
電圧が高い時点で、電源スイッチＳＷをオンした場合に
ついて説明したが、ダイオードブリッジＤＢの出力電圧
がツェナダイオードＺＤ1 のツェナ電圧を下回るような
瞬時電圧の時点でオンされたときには、電源スイッチＳ
Ｗの投入と同時にサイリスタＱ1 がオンして、平滑コン
デンサＣ0 にダイオードブリッジＤＢの出力が印加さ
れ、この場合にも平滑コンデンサＣ0 に流れる突入電流
は小さく抑えられることは言うまでもない。
電圧が高い時点で、電源スイッチＳＷをオンした場合に
ついて説明したが、ダイオードブリッジＤＢの出力電圧
がツェナダイオードＺＤ1 のツェナ電圧を下回るような
瞬時電圧の時点でオンされたときには、電源スイッチＳ
Ｗの投入と同時にサイリスタＱ1 がオンして、平滑コン
デンサＣ0 にダイオードブリッジＤＢの出力が印加さ
れ、この場合にも平滑コンデンサＣ0 に流れる突入電流
は小さく抑えられることは言うまでもない。
【０００９】
【発明が解決しようとする課題】ところで、上述の特開
平４−１０５５６０号の場合には、サイリスタＱ1 とし
てＳＣＲを用いていた。しかし、このようなＳＣＲなど
のサイリスタはゲートトリガ感度が低いため、抵抗Ｒ3
を介して大きなゲートトリガ電流を流す必要があり、抵
抗Ｒ3 で消費される電力が大きくなるという問題があっ
た。
平４−１０５５６０号の場合には、サイリスタＱ1 とし
てＳＣＲを用いていた。しかし、このようなＳＣＲなど
のサイリスタはゲートトリガ感度が低いため、抵抗Ｒ3
を介して大きなゲートトリガ電流を流す必要があり、抵
抗Ｒ3 で消費される電力が大きくなるという問題があっ
た。
【００１０】そこで、サイリスタＱ1 としてゲートトリ
ガ感度の高い静電誘導サイリスタ（以下、ＳＩサイリス
タと呼ぶ）などを用いることが考えられる。このＳＩサ
イリスタを用いれば、抵抗Ｒ3 に流れる電流を小さくし
て低消費電力化を図ることができる。しかしながら、こ
のようなゲートトリガ感度の高いＳＩサイリスタなどを
用いると、次のような問題があった。つまり、ゲートト
リガ感度の高いＳＩサイリスタなどはスイッチング速度
が高速であるため、交流電源ＡＣの瞬時電圧が高い時点
で電源スイッチＳＷがオンされると、ツェナダイオード
ＺＤ1 がオンしてトランジスタＱ2 がオンする前に、抵
抗Ｒ3 を介してＳＩサイリスタにトリガがかかり、ＳＩ
サイリスタが先にオンしてしまうという問題がある。こ
のため、特開平４−１０５５６０号の回路構成ではゲー
トトリガ感度の高いサイリスタを用いることはできなか
った。
ガ感度の高い静電誘導サイリスタ（以下、ＳＩサイリス
タと呼ぶ）などを用いることが考えられる。このＳＩサ
イリスタを用いれば、抵抗Ｒ3 に流れる電流を小さくし
て低消費電力化を図ることができる。しかしながら、こ
のようなゲートトリガ感度の高いＳＩサイリスタなどを
用いると、次のような問題があった。つまり、ゲートト
リガ感度の高いＳＩサイリスタなどはスイッチング速度
が高速であるため、交流電源ＡＣの瞬時電圧が高い時点
で電源スイッチＳＷがオンされると、ツェナダイオード
ＺＤ1 がオンしてトランジスタＱ2 がオンする前に、抵
抗Ｒ3 を介してＳＩサイリスタにトリガがかかり、ＳＩ
サイリスタが先にオンしてしまうという問題がある。こ
のため、特開平４−１０５５６０号の回路構成ではゲー
トトリガ感度の高いサイリスタを用いることはできなか
った。
【００１１】本発明は上述の点に鑑みて為されたもので
あり、その目的とするところは、突入電流抑制回路にゲ
ートトリガ感度の高いサイリスタを用いて、低消費電力
化を図ることができる電源装置を提供することにある。
あり、その目的とするところは、突入電流抑制回路にゲ
ートトリガ感度の高いサイリスタを用いて、低消費電力
化を図ることができる電源装置を提供することにある。
【００１２】
【課題を解決するための手段】請求項１の発明では、上
記目的を達成するために、交流電源を整流回路で整流す
ると共に整流出力を平滑コンデンサで平滑して、負荷に
直流電力を供給する電源装置において、平滑コンデンサ
に流れる突入電流を防止する突入電流抑制回路を備え、
該突入電力抑制回路は、整流回路の出力に平滑コンデン
サを介して接続され平滑コンデンサへの整流回路の出力
の供給制御を行う、逆阻止三端子サイリスタよりもゲー
トトリガ感度の高いサイリスタと、このサイリスタにト
リガをかけるトリガ手段と、上記整流回路から上記平滑
コンデンサへの充電経路と別経路で当該整流回路の出力
電圧を検出し、上記交流電源の供給時点に整流回路の出
力が平滑コンデンサに大きな突入電流を流す電圧状態に
あるとき、サイリスタの制御端子と被制御端子をスイッ
チ要素で短絡することによりトリガ手段からサイリスタ
にトリガがかかることを阻止するトリガ制御手段と、サ
イリスタのオン時に上記スイッチ要素をオフ状態に保つ
ことで上記トリガ制御手段によるトリガ阻止動作を停止
させる制御停止手段と、交流電源の供給時点において上
記スイッチ要素をトリガ手段によるサイリスタのトリガ
制御よりも早くオンさせるタイミング調整手段とを備え
ている。請求項２の発明は、上記目的を達成するため
に、交流電源を整流する整流回路と、整流回路の出力端
間に接続される平滑コンデンサと、平滑コンデンサの両
端間に接続される負荷と、平滑コンデンサに流れる突入
電流を抑制する突入電流抑制回路とを備え、突入電流抑
制回路は、整流回路の出力端間に平滑コンデンサを介し
て接続されるＳＩサイリスタと、中点がＳＩサイリスタ
のゲートに接続された抵抗の直列回路と、ＳＩサイリス
タのゲート・ソース間に互いに並列に挿入されるトラン
ジスタ及び第１のコンデンサと、整流回路から平滑コン
デンサへの充電経路とは別経路で整流回路の出力電圧を
検出する検出抵抗の直列回路と、検出抵抗の直列回路の
中点とトランジスタのベースの間に挿入され所定電圧以
上になるとオンするダイオードと、高電位側の検出抵抗
に並列接続される第２のコンデンサとを具備する。
記目的を達成するために、交流電源を整流回路で整流す
ると共に整流出力を平滑コンデンサで平滑して、負荷に
直流電力を供給する電源装置において、平滑コンデンサ
に流れる突入電流を防止する突入電流抑制回路を備え、
該突入電力抑制回路は、整流回路の出力に平滑コンデン
サを介して接続され平滑コンデンサへの整流回路の出力
の供給制御を行う、逆阻止三端子サイリスタよりもゲー
トトリガ感度の高いサイリスタと、このサイリスタにト
リガをかけるトリガ手段と、上記整流回路から上記平滑
コンデンサへの充電経路と別経路で当該整流回路の出力
電圧を検出し、上記交流電源の供給時点に整流回路の出
力が平滑コンデンサに大きな突入電流を流す電圧状態に
あるとき、サイリスタの制御端子と被制御端子をスイッ
チ要素で短絡することによりトリガ手段からサイリスタ
にトリガがかかることを阻止するトリガ制御手段と、サ
イリスタのオン時に上記スイッチ要素をオフ状態に保つ
ことで上記トリガ制御手段によるトリガ阻止動作を停止
させる制御停止手段と、交流電源の供給時点において上
記スイッチ要素をトリガ手段によるサイリスタのトリガ
制御よりも早くオンさせるタイミング調整手段とを備え
ている。請求項２の発明は、上記目的を達成するため
に、交流電源を整流する整流回路と、整流回路の出力端
間に接続される平滑コンデンサと、平滑コンデンサの両
端間に接続される負荷と、平滑コンデンサに流れる突入
電流を抑制する突入電流抑制回路とを備え、突入電流抑
制回路は、整流回路の出力端間に平滑コンデンサを介し
て接続されるＳＩサイリスタと、中点がＳＩサイリスタ
のゲートに接続された抵抗の直列回路と、ＳＩサイリス
タのゲート・ソース間に互いに並列に挿入されるトラン
ジスタ及び第１のコンデンサと、整流回路から平滑コン
デンサへの充電経路とは別経路で整流回路の出力電圧を
検出する検出抵抗の直列回路と、検出抵抗の直列回路の
中点とトランジスタのベースの間に挿入され所定電圧以
上になるとオンするダイオードと、高電位側の検出抵抗
に並列接続される第２のコンデンサとを具備する。
【００１３】
【作用】請求項１の発明は、上述のように平滑コンデン
サに流れる突入電流を防止する突入電流抑制回路を備
え、該突入電力抑制回路は、整流回路の出力に平滑コン
デンサを介して接続され平滑コンデンサへの整流回路の
出力の供給制御を行う、逆阻止三端子サイリスタよりも
ゲートトリガ感度の高いサイリスタと、このサイリスタ
にトリガをかけるトリガ手段と、上記整流回路から上記
平滑コンデンサへの充電経路と別経路で当該整流回路の
出力電圧を検出し、上記交流電源の供給時点に整流回路
の出力が平滑コンデンサに大きな突入電流を流す電圧状
態にあるとき、サイリスタの制御端子と被制御端子をス
イッチ要素で短絡することによりトリガ手段からサイリ
スタにトリガがかかることを阻止するトリガ制御手段
と、サイリスタのオン時に上記スイッチ要素をオフ状態
に保つことで上記トリガ制御手段によるトリガ阻止動作
を停止させる制御停止手段と、交流電源の供給時点にお
いて上記スイッチ要素をトリガ手段によるサイリスタの
トリガ制御よりも早くオンさせるタイミング調整手段と
を備えたので、整流回路の出力の平滑コンデンサへの供
給制御を行うサイリスタとして逆阻止三端子サイリスタ
よりもゲートトリガ感度の高いサイリスタを用いること
により、トリガ手段に流れる電流を小さくすることを可
能とし、突入電流抑制回路の低消費電力化を図る。ま
た、逆阻止三端子サイリスタよりもゲートトリガ感度の
高いサイリスタを用いることにより、整流回路の出力が
高い状態で交流電源が供給されると、逆阻止三端子サイ
リスタよりもゲートトリガ感度の高いサイリスタはスイ
ッチング速度が速いために、サイリスタが誤ってトリガ
される問題を生じる。そこで、交流電源の供給時点にお
けるトリガ制御手段によるサイリスタへのトリガ阻止制
御がトリガ手段によるサイリスタのトリガ制御よりも早
く働くようにするタイミング調整手段を設けてある。つ
まり、タイミング調整手段でトリガ制御手段によるサイ
リスタへのトリガ阻止制御がトリガ手段によるサイリス
タのトリガ制御より先に働くようにして、整流回路の出
力が高くなる状態で、交流電源が供給されても、サイリ
スタが誤ってトリガされることを防止する。 請求項２の
発明は、上述のように交流電源を整流する整流回路と、
整流回路の 出力端間に接続される平滑コンデンサと、平
滑コンデンサの両端間に接続される負荷と、平滑コンデ
ンサに流れる突入電流を抑制する突入電流抑制回路とを
備え、突入電流抑制回路は、整流回路の出力端間に平滑
コンデンサを介して接続されるＳＩサイリスタと、中点
がＳＩサイリスタのゲートに接続された抵抗の直列回路
と、ＳＩサイリスタのゲート・ソース間に互いに並列に
挿入されるトランジスタ及び第１のコンデンサと、整流
回路から平滑コンデンサへの充電経路とは別経路で整流
回路の出力電圧を検出する検出抵抗の直列回路と、検出
抵抗の直列回路の中点とトランジスタのベースの間に挿
入され所定電圧以上になるとオンするダイオードと、高
電位側の検出抵抗に並列接続される第２のコンデンサと
を具備するので、整流回路の出力の平滑コンデンサへの
供給制御を行うサイリスタとしてゲートトリガ感度の高
いＳＩサイリスタを用いることにより、中点がＳＩサイ
リスタのゲートに接続されたトリガ用の抵抗の直列回路
に流れる電流を小さくすることを可能とし、突入電流抑
制回路の低消費電力化を図る。また、ゲートトリガ感度
の高いＳＩサイリスタを用いることにより、整流回路の
出力が高い状態で交流電源が供給されると、ゲートトリ
ガ感度の高いＳＩサイリスタはスイッチング速度が速い
ために、ＳＩサイリスタが誤ってトリガされる問題を生
じる。そこで、ＳＩサイリスタのゲート・ソース間に挿
入した第１のコンデンサでＳＩサイリスタのゲート・カ
ソード間電圧の立上りを遅くするとともに、高電位側の
検出抵抗に並列接続される第２のコンデンサで低電位側
の検出抵抗の両端電圧の立上りを速くしており、この結
果、整流回路の出力が高くなる状態で、交流電源が供給
されても、ダイオード及びトランジスタがオンする前に
ＳＩサイリスタが誤ってオンすることが防止できる。
サに流れる突入電流を防止する突入電流抑制回路を備
え、該突入電力抑制回路は、整流回路の出力に平滑コン
デンサを介して接続され平滑コンデンサへの整流回路の
出力の供給制御を行う、逆阻止三端子サイリスタよりも
ゲートトリガ感度の高いサイリスタと、このサイリスタ
にトリガをかけるトリガ手段と、上記整流回路から上記
平滑コンデンサへの充電経路と別経路で当該整流回路の
出力電圧を検出し、上記交流電源の供給時点に整流回路
の出力が平滑コンデンサに大きな突入電流を流す電圧状
態にあるとき、サイリスタの制御端子と被制御端子をス
イッチ要素で短絡することによりトリガ手段からサイリ
スタにトリガがかかることを阻止するトリガ制御手段
と、サイリスタのオン時に上記スイッチ要素をオフ状態
に保つことで上記トリガ制御手段によるトリガ阻止動作
を停止させる制御停止手段と、交流電源の供給時点にお
いて上記スイッチ要素をトリガ手段によるサイリスタの
トリガ制御よりも早くオンさせるタイミング調整手段と
を備えたので、整流回路の出力の平滑コンデンサへの供
給制御を行うサイリスタとして逆阻止三端子サイリスタ
よりもゲートトリガ感度の高いサイリスタを用いること
により、トリガ手段に流れる電流を小さくすることを可
能とし、突入電流抑制回路の低消費電力化を図る。ま
た、逆阻止三端子サイリスタよりもゲートトリガ感度の
高いサイリスタを用いることにより、整流回路の出力が
高い状態で交流電源が供給されると、逆阻止三端子サイ
リスタよりもゲートトリガ感度の高いサイリスタはスイ
ッチング速度が速いために、サイリスタが誤ってトリガ
される問題を生じる。そこで、交流電源の供給時点にお
けるトリガ制御手段によるサイリスタへのトリガ阻止制
御がトリガ手段によるサイリスタのトリガ制御よりも早
く働くようにするタイミング調整手段を設けてある。つ
まり、タイミング調整手段でトリガ制御手段によるサイ
リスタへのトリガ阻止制御がトリガ手段によるサイリス
タのトリガ制御より先に働くようにして、整流回路の出
力が高くなる状態で、交流電源が供給されても、サイリ
スタが誤ってトリガされることを防止する。 請求項２の
発明は、上述のように交流電源を整流する整流回路と、
整流回路の 出力端間に接続される平滑コンデンサと、平
滑コンデンサの両端間に接続される負荷と、平滑コンデ
ンサに流れる突入電流を抑制する突入電流抑制回路とを
備え、突入電流抑制回路は、整流回路の出力端間に平滑
コンデンサを介して接続されるＳＩサイリスタと、中点
がＳＩサイリスタのゲートに接続された抵抗の直列回路
と、ＳＩサイリスタのゲート・ソース間に互いに並列に
挿入されるトランジスタ及び第１のコンデンサと、整流
回路から平滑コンデンサへの充電経路とは別経路で整流
回路の出力電圧を検出する検出抵抗の直列回路と、検出
抵抗の直列回路の中点とトランジスタのベースの間に挿
入され所定電圧以上になるとオンするダイオードと、高
電位側の検出抵抗に並列接続される第２のコンデンサと
を具備するので、整流回路の出力の平滑コンデンサへの
供給制御を行うサイリスタとしてゲートトリガ感度の高
いＳＩサイリスタを用いることにより、中点がＳＩサイ
リスタのゲートに接続されたトリガ用の抵抗の直列回路
に流れる電流を小さくすることを可能とし、突入電流抑
制回路の低消費電力化を図る。また、ゲートトリガ感度
の高いＳＩサイリスタを用いることにより、整流回路の
出力が高い状態で交流電源が供給されると、ゲートトリ
ガ感度の高いＳＩサイリスタはスイッチング速度が速い
ために、ＳＩサイリスタが誤ってトリガされる問題を生
じる。そこで、ＳＩサイリスタのゲート・ソース間に挿
入した第１のコンデンサでＳＩサイリスタのゲート・カ
ソード間電圧の立上りを遅くするとともに、高電位側の
検出抵抗に並列接続される第２のコンデンサで低電位側
の検出抵抗の両端電圧の立上りを速くしており、この結
果、整流回路の出力が高くなる状態で、交流電源が供給
されても、ダイオード及びトランジスタがオンする前に
ＳＩサイリスタが誤ってオンすることが防止できる。
【００１４】
【実施例】（実施例１） 本発明の一実施例を図１及び図２に基づいて説明する。
本実施例も、基本的には従来例と同様に、電源スイッチ
ＳＷを介して供給される交流電源ＡＣをダイオードブリ
ッジＤＢで整流すると共に、その整流出力を平滑コンデ
ンサＣ0 で平滑して、負荷Ｌに直流電力を供給するとと
もに、突入電流抑制回路を備えたものであり、本実施例
における突入電流抑制回路１の特徴とするところは、サ
イリスタＱ1 として逆阻止三端子サイリスタよりもゲー
トトリガ感度の高いものを用いた点、及びそのサイリス
タＱ1 のオン，オフを制御する制御部の構成にある。
本実施例も、基本的には従来例と同様に、電源スイッチ
ＳＷを介して供給される交流電源ＡＣをダイオードブリ
ッジＤＢで整流すると共に、その整流出力を平滑コンデ
ンサＣ0 で平滑して、負荷Ｌに直流電力を供給するとと
もに、突入電流抑制回路を備えたものであり、本実施例
における突入電流抑制回路１の特徴とするところは、サ
イリスタＱ1 として逆阻止三端子サイリスタよりもゲー
トトリガ感度の高いものを用いた点、及びそのサイリス
タＱ1 のオン，オフを制御する制御部の構成にある。
【００１５】本実施例の突入電流抑制回路１では、ゲー
トトリガ感度の高いサイリスタＱ1としてＳＩサイリス
タを用いてある。従って、以下サイリスタＱ1 をＳＩサ
イリスタと呼ぶ。このＳＩサイリスタＱ1 は、ダイオー
ドブリッジＤＢの負極側に設ける形で、ダイオードブリ
ッジＤＢの出力に平滑コンデンサＣ0 を介して直列に接
続してある。
トトリガ感度の高いサイリスタＱ1としてＳＩサイリス
タを用いてある。従って、以下サイリスタＱ1 をＳＩサ
イリスタと呼ぶ。このＳＩサイリスタＱ1 は、ダイオー
ドブリッジＤＢの負極側に設ける形で、ダイオードブリ
ッジＤＢの出力に平滑コンデンサＣ0 を介して直列に接
続してある。
【００１６】制御部は、従来のものと同様に、ダイオー
ドブリッジＤＢの出力電圧が低くなったときにＳＩサイ
リスタＱ1 をオンとするものである。ここで、本実施例
の場合には、ダイオードブリッジＤＢの出力でＳＩサイ
リスタＱ1 にトリガをかけるトリガ回路２を抵抗Ｒ3 ，
Ｒ4 で構成し、交流電源ＡＣの供給時点（電源スイッチ
ＳＷの投入時点）にダイオードブリッジＤＢの出力が平
滑コンデンサＣ0 に大きな突入電流を流す電圧状態にあ
るとき、上記トリガ回路２からＳＩサイリスタＱ1 にト
リガがかかることを阻止するトリガ制御回路３を、トラ
ンジスタＱ2 、ツェナダイオードＺＤ1 ，抵抗Ｒ1 ，Ｒ
2 で構成してある。
ドブリッジＤＢの出力電圧が低くなったときにＳＩサイ
リスタＱ1 をオンとするものである。ここで、本実施例
の場合には、ダイオードブリッジＤＢの出力でＳＩサイ
リスタＱ1 にトリガをかけるトリガ回路２を抵抗Ｒ3 ，
Ｒ4 で構成し、交流電源ＡＣの供給時点（電源スイッチ
ＳＷの投入時点）にダイオードブリッジＤＢの出力が平
滑コンデンサＣ0 に大きな突入電流を流す電圧状態にあ
るとき、上記トリガ回路２からＳＩサイリスタＱ1 にト
リガがかかることを阻止するトリガ制御回路３を、トラ
ンジスタＱ2 、ツェナダイオードＺＤ1 ，抵抗Ｒ1 ，Ｒ
2 で構成してある。
【００１７】ところで、本実施例では、ダイオード
Ｄ2 ，Ｄ3 を設けることにより、これらダイオード
Ｄ2 ，Ｄ3 とダイオードブリッジＤＢのダイオード
Ｄ03，Ｄ04で新たなダイオードブリッジを構成し、この
ダイオードブリッジの出力電圧を用いてトリガ制御回路
３がダイオードブリッジＤＢの出力電圧を検出するよう
にしてある。
Ｄ2 ，Ｄ3 を設けることにより、これらダイオード
Ｄ2 ，Ｄ3 とダイオードブリッジＤＢのダイオード
Ｄ03，Ｄ04で新たなダイオードブリッジを構成し、この
ダイオードブリッジの出力電圧を用いてトリガ制御回路
３がダイオードブリッジＤＢの出力電圧を検出するよう
にしてある。
【００１８】ここで、上述のようにダイオードブリッジ
ＤＢの出力電圧Ｖinを直接に検出せず、別経路で検出す
るようにした理由は、ダイオードブリッジＤＢの出力電
圧Ｖinは平滑コンデンサＣ0 の充電電荷の影響を受け、
瞬時停電時にＳＩサイリスタＱ1 をオンできなくなるた
めである。なお、この理由についての詳細な説明は後述
する。
ＤＢの出力電圧Ｖinを直接に検出せず、別経路で検出す
るようにした理由は、ダイオードブリッジＤＢの出力電
圧Ｖinは平滑コンデンサＣ0 の充電電荷の影響を受け、
瞬時停電時にＳＩサイリスタＱ1 をオンできなくなるた
めである。なお、この理由についての詳細な説明は後述
する。
【００１９】また、本実施例の場合には、抵抗Ｒ1 ，Ｒ
2 の接続点とＳＩサイリスタＱ1 とコンデンサＣ0 の接
続点との間に、ＳＩサイリスタＱ1 側をカソードとして
ダイオードＤ4 を挿入し、ＳＩサイリスタＱ1 のオン後
にトリガ制御回路３によるトリガ回路２のトリガ動作を
阻止する動作を停止させている。なお、このように構成
してある詳細な説明も後述する。
2 の接続点とＳＩサイリスタＱ1 とコンデンサＣ0 の接
続点との間に、ＳＩサイリスタＱ1 側をカソードとして
ダイオードＤ4 を挿入し、ＳＩサイリスタＱ1 のオン後
にトリガ制御回路３によるトリガ回路２のトリガ動作を
阻止する動作を停止させている。なお、このように構成
してある詳細な説明も後述する。
【００２０】以下、本実施例の電源投入時の動作を説明
する。いま、図２（ａ）に示すように交流電源ＡＣの瞬
時電圧が高いときに電源スイッチＳＷがオンされたとす
ると（時刻ｔ0 ）、ダイオードＤ2 ，Ｄ3 ，Ｄ03，Ｄ04
からなるダイオードブリッジＤＢの出力電圧も高い状態
にある。なお、上記ダイオードブリッジの出力電圧とダ
イオードブリッジＤＢの出力電圧Ｖinとは比例し、ダイ
オードＤ2 ，Ｄ3 ，Ｄ03，Ｄ04からなるダイオードブリ
ッジからダイオードブリッジＤＢの出力電圧Ｖinを検出
できることは言うまでもない。
する。いま、図２（ａ）に示すように交流電源ＡＣの瞬
時電圧が高いときに電源スイッチＳＷがオンされたとす
ると（時刻ｔ0 ）、ダイオードＤ2 ，Ｄ3 ，Ｄ03，Ｄ04
からなるダイオードブリッジＤＢの出力電圧も高い状態
にある。なお、上記ダイオードブリッジの出力電圧とダ
イオードブリッジＤＢの出力電圧Ｖinとは比例し、ダイ
オードＤ2 ，Ｄ3 ，Ｄ03，Ｄ04からなるダイオードブリ
ッジからダイオードブリッジＤＢの出力電圧Ｖinを検出
できることは言うまでもない。
【００２１】このとき、抵抗Ｒ1 ，Ｒ2 に流れる電流に
より抵抗Ｒ2 の両端に発生する電圧ＶR2は、ツェナダイ
オードＺＤ1 のツェナ電圧にトランジスタＱ2 のベース
・エミッタ間電圧を加えた電圧（以下、この電圧をＶTH
と呼ぶ）より高くなる。つまり、ツェナダイオードＺＤ
1 のツェナ電圧は、ダイオードブリッジＤＢの出力電圧
がコンデンサＣ0 に大きな突入電流を流す状態にあると
き、抵抗Ｒ1 ，Ｒ2 による分圧電圧が上記電圧ＶTHより
も高くなるものを用いてある。従って、トランジスタＱ
2 がオンし、このトランジスタＱ2 のオンにより、ＳＩ
サイリスタＱ1のゲート・カソード間が短絡され、抵抗
Ｒ3 ，Ｒ4 によるトリガがかからず、ＳＩサイリスタＱ
1 がオフ状態に保たれる。
より抵抗Ｒ2 の両端に発生する電圧ＶR2は、ツェナダイ
オードＺＤ1 のツェナ電圧にトランジスタＱ2 のベース
・エミッタ間電圧を加えた電圧（以下、この電圧をＶTH
と呼ぶ）より高くなる。つまり、ツェナダイオードＺＤ
1 のツェナ電圧は、ダイオードブリッジＤＢの出力電圧
がコンデンサＣ0 に大きな突入電流を流す状態にあると
き、抵抗Ｒ1 ，Ｒ2 による分圧電圧が上記電圧ＶTHより
も高くなるものを用いてある。従って、トランジスタＱ
2 がオンし、このトランジスタＱ2 のオンにより、ＳＩ
サイリスタＱ1のゲート・カソード間が短絡され、抵抗
Ｒ3 ，Ｒ4 によるトリガがかからず、ＳＩサイリスタＱ
1 がオフ状態に保たれる。
【００２２】そして、交流電源ＡＣの瞬時電圧の低下、
つまりはダイオードＤ2 ，Ｄ3 を含むダイオードブリッ
ジの出力電圧の低下により、時刻ｔ1 において抵抗Ｒ2
の両端電圧ＶR2が電圧ＶTHを下回ったとき、ツェナダイ
オードＺＤ1 がオフとなる。このため、トランジスタＱ
2 のベース電流が断たれ、トランジスタＱ2 がオフとな
る。従って、抵抗Ｒ3 ，Ｒ4 によりトリガがＳＩサイリ
スタＱ1 にかかり、ＳＩサイリスタＱ1 がオンとなる。
よって、ダイオードブリッジＤＢの出力電圧がサイリス
タＱ1 を介して平滑コンデンサＣ0 に印加される。即
ち、本実施例の突入電流抑制回路１も基本的には特開平
４−１０５５６０号のものと同様に動作する。
つまりはダイオードＤ2 ，Ｄ3 を含むダイオードブリッ
ジの出力電圧の低下により、時刻ｔ1 において抵抗Ｒ2
の両端電圧ＶR2が電圧ＶTHを下回ったとき、ツェナダイ
オードＺＤ1 がオフとなる。このため、トランジスタＱ
2 のベース電流が断たれ、トランジスタＱ2 がオフとな
る。従って、抵抗Ｒ3 ，Ｒ4 によりトリガがＳＩサイリ
スタＱ1 にかかり、ＳＩサイリスタＱ1 がオンとなる。
よって、ダイオードブリッジＤＢの出力電圧がサイリス
タＱ1 を介して平滑コンデンサＣ0 に印加される。即
ち、本実施例の突入電流抑制回路１も基本的には特開平
４−１０５５６０号のものと同様に動作する。
【００２３】なお、抵抗Ｒ2 の両端電圧ＶR2が電圧ＶTH
を下回るような交流電源ＡＣの瞬時電圧状態で、電源ス
イッチＳＷがオンされた場合には、電源スイッチＳＷの
投入と同時にサイリスタＱ1 がオンして平滑コンデンサ
Ｃ 0 にダイオードブリッジＤＢの出力が印加される。こ
の場合にも、平滑コンデンサＣ0 に流れる突入電流は小
さく抑えられる。
を下回るような交流電源ＡＣの瞬時電圧状態で、電源ス
イッチＳＷがオンされた場合には、電源スイッチＳＷの
投入と同時にサイリスタＱ1 がオンして平滑コンデンサ
Ｃ 0 にダイオードブリッジＤＢの出力が印加される。こ
の場合にも、平滑コンデンサＣ0 に流れる突入電流は小
さく抑えられる。
【００２４】ところで、ＳＩサイリスタＱ1 のようにス
イッチング速度の高速のものを使用した場合、発明が解
決しようとする課題の項で説明したように、ツェナダイ
オードＺＤ1 及びトランジスタＱ2 がオンする前に、Ｓ
ＩサイリスタＱ1 がオンする誤トリガが起こる。そこ
で、本実施例では交流電源ＡＣの供給時点におけるトリ
ガ制御回路３によるＳＩサイリスタＱ1 へのトリガ阻止
制御が、トリガ回路２によるＳＩサイリスタＱ1 のトリ
ガ制御よりも早く働くようにするタイミング調整手段を
設けてある。このタイミング調整手段としては、ＳＩサ
イリスタＱ1 のゲート・ソース間に接続されたコンデン
サＣ1 と、抵抗Ｒ1 に並列に接続されたコンデンサＣ2
とで構成してある。ここで、上記コンデンサＣ1 はＳＩ
サイリスタＱ1 のゲート・カソード間電圧ＶGKの立上り
を遅くし、コンデンサＣ2 は抵抗Ｒ2 の両端電圧の立上
りを速くする働きを持つ。
イッチング速度の高速のものを使用した場合、発明が解
決しようとする課題の項で説明したように、ツェナダイ
オードＺＤ1 及びトランジスタＱ2 がオンする前に、Ｓ
ＩサイリスタＱ1 がオンする誤トリガが起こる。そこ
で、本実施例では交流電源ＡＣの供給時点におけるトリ
ガ制御回路３によるＳＩサイリスタＱ1 へのトリガ阻止
制御が、トリガ回路２によるＳＩサイリスタＱ1 のトリ
ガ制御よりも早く働くようにするタイミング調整手段を
設けてある。このタイミング調整手段としては、ＳＩサ
イリスタＱ1 のゲート・ソース間に接続されたコンデン
サＣ1 と、抵抗Ｒ1 に並列に接続されたコンデンサＣ2
とで構成してある。ここで、上記コンデンサＣ1 はＳＩ
サイリスタＱ1 のゲート・カソード間電圧ＶGKの立上り
を遅くし、コンデンサＣ2 は抵抗Ｒ2 の両端電圧の立上
りを速くする働きを持つ。
【００２５】つまり、抵抗Ｒ1 に並列に接続されたコン
デンサＣ2 により、電源スイッチＳＷがオンとなった直
後は、主にコンデンサＣ2 を介して抵抗Ｒ2 に電流を流
して、抵抗Ｒ2 の両端電圧の立上りを速くし、ツェナダ
イオードＺＤ1 とトランジスタＱ2 がオンする時点を早
くしてある。また、ＳＩサイリスタＱ1 のゲート・ソー
ス間に接続されたコンデンサＣ1 により、抵抗Ｒ4 の両
端電圧の立上りを遅くし、ＳＩサイリスタＱ1 にトリガ
がかかる時点を遅らせてある。従って、コンデンサ
Ｃ1 ，Ｃ2 の働きにより、ツェナダイオードＺＤ1 及び
トランジスタＱ2 がオンする前に、ＳＩサイリスタＱ1
がオンすることが防止される。このため、本実施例の場
合には、ゲートトリガ感度が高く、スイッチング速度が
高速であるＳＩサイリスタＱ1 を用いることができる。
しかも、ゲートトリガ感度の高いＳＩサイリスタＱ1 を
用いることにより、抵抗Ｒ3 ，Ｒ4 に流れる電流を小さ
くすることができ、低消費電力化を図ることができる。
デンサＣ2 により、電源スイッチＳＷがオンとなった直
後は、主にコンデンサＣ2 を介して抵抗Ｒ2 に電流を流
して、抵抗Ｒ2 の両端電圧の立上りを速くし、ツェナダ
イオードＺＤ1 とトランジスタＱ2 がオンする時点を早
くしてある。また、ＳＩサイリスタＱ1 のゲート・ソー
ス間に接続されたコンデンサＣ1 により、抵抗Ｒ4 の両
端電圧の立上りを遅くし、ＳＩサイリスタＱ1 にトリガ
がかかる時点を遅らせてある。従って、コンデンサ
Ｃ1 ，Ｃ2 の働きにより、ツェナダイオードＺＤ1 及び
トランジスタＱ2 がオンする前に、ＳＩサイリスタＱ1
がオンすることが防止される。このため、本実施例の場
合には、ゲートトリガ感度が高く、スイッチング速度が
高速であるＳＩサイリスタＱ1 を用いることができる。
しかも、ゲートトリガ感度の高いＳＩサイリスタＱ1 を
用いることにより、抵抗Ｒ3 ，Ｒ4 に流れる電流を小さ
くすることができ、低消費電力化を図ることができる。
【００２６】次に、抵抗Ｒ1 ，Ｒ2 の接続点とＳＩサイ
リスタＱ1 とコンデンサＣ0 の接続点との間に、ダイオ
ードＤ4 を挿入してある理由について説明する。いま、
上記ダイオードＤ4 がない場合を考えると、ＳＩサイリ
スタＱ1 のオン後も、ダイオードＤ2 ，Ｄ3 の出力電位
の変化に応じて抵抗Ｒ2 の両端電圧ＶR2が変化する。こ
のため、抵抗Ｒ2 の両端電圧ＶR2がツェナダイオードＺ
Ｄ1 のツェナ電圧にトランジスタＱ2 のベース・エミッ
タ間電圧を加えた電圧ＶTHを越えているときに、トラン
ジスタＱ2 がオンとなる。従って、このトランジスタＱ
2のオン期間に、ＳＩサイリスタＱ1 のアノード電流を
保持電流以上に保つ必要がある。
リスタＱ1 とコンデンサＣ0 の接続点との間に、ダイオ
ードＤ4 を挿入してある理由について説明する。いま、
上記ダイオードＤ4 がない場合を考えると、ＳＩサイリ
スタＱ1 のオン後も、ダイオードＤ2 ，Ｄ3 の出力電位
の変化に応じて抵抗Ｒ2 の両端電圧ＶR2が変化する。こ
のため、抵抗Ｒ2 の両端電圧ＶR2がツェナダイオードＺ
Ｄ1 のツェナ電圧にトランジスタＱ2 のベース・エミッ
タ間電圧を加えた電圧ＶTHを越えているときに、トラン
ジスタＱ2 がオンとなる。従って、このトランジスタＱ
2のオン期間に、ＳＩサイリスタＱ1 のアノード電流を
保持電流以上に保つ必要がある。
【００２７】しかし、本実施例では上記ダイオードＤ4
を備えているので、ＳＩサイリスタＱ1 のオン後には、
抵抗Ｒ2 の両端電圧ＶR2は、図２（ｂ）に示すように、
ＳＩサイリスタＱ1 のオン電圧（１Ｖ程度）にダイオー
ドＤ4 のオン電圧（０．６Ｖ程度）を加えた電圧に保持
される。従って、ツェナダイオードＺＤ1 にツェナ電圧
にトランジスタＱ2 のベース・エミッタ間電圧を加えた
電圧ＶTHを、ＳＩサイリスタＱ1 のオン電圧（１Ｖ程
度）にダイオードＤ4 のオン電圧（０．６Ｖ程度）を加
えた電圧以上に設定しておけば、一旦ＳＩサイリスタＱ
1 がオンした後には、トリガ回路２から常にトリガがか
かることにより、ＳＩサイリスタＱ1 のアノード電流を
保持電流以上に保つ必要がない。
を備えているので、ＳＩサイリスタＱ1 のオン後には、
抵抗Ｒ2 の両端電圧ＶR2は、図２（ｂ）に示すように、
ＳＩサイリスタＱ1 のオン電圧（１Ｖ程度）にダイオー
ドＤ4 のオン電圧（０．６Ｖ程度）を加えた電圧に保持
される。従って、ツェナダイオードＺＤ1 にツェナ電圧
にトランジスタＱ2 のベース・エミッタ間電圧を加えた
電圧ＶTHを、ＳＩサイリスタＱ1 のオン電圧（１Ｖ程
度）にダイオードＤ4 のオン電圧（０．６Ｖ程度）を加
えた電圧以上に設定しておけば、一旦ＳＩサイリスタＱ
1 がオンした後には、トリガ回路２から常にトリガがか
かることにより、ＳＩサイリスタＱ1 のアノード電流を
保持電流以上に保つ必要がない。
【００２８】さらに、本実施例でダイオードブリッジＤ
Ｂの出力電圧Ｖinを、ダイオードＤ 2 ，Ｄ3 ，Ｄ03，Ｄ
04からなるダイオードブリッジの出力電圧から検出する
理由についてさらに詳述する。例えば、ダイオードブリ
ッジＤＢの出力電圧を直接にトリガ制御回路３が検出す
る場合について考える。この場合、抵抗Ｒ1 ，Ｒ2 をダ
イオードブリッジＤＢの出力間に直列接続することにな
る。なお、このようにしても、電源投入時における動作
は本実施例と全く同じである。
Ｂの出力電圧Ｖinを、ダイオードＤ 2 ，Ｄ3 ，Ｄ03，Ｄ
04からなるダイオードブリッジの出力電圧から検出する
理由についてさらに詳述する。例えば、ダイオードブリ
ッジＤＢの出力電圧を直接にトリガ制御回路３が検出す
る場合について考える。この場合、抵抗Ｒ1 ，Ｒ2 をダ
イオードブリッジＤＢの出力間に直列接続することにな
る。なお、このようにしても、電源投入時における動作
は本実施例と全く同じである。
【００２９】いま、瞬時停電が発生したとすると、この
ときには平滑コンデンサＣ0 の充電電荷により、抵抗Ｒ
2 の両端電圧ＶR2はツェナダイオードＺＤ1 のツェナ電
圧にトランジスタＱ2 のベース・エミッタ間電圧を加え
た電圧ＶTH以上に保たれ、コンデンサＣ0 の両端電圧
が、抵抗Ｒ2 の両端電圧ＶR2が上記電圧ＶTHを下回るま
でトランジスタＱ2 がオン状態を維持し、ＳＩサイリス
タＱ1 をオンできなくなるという問題がある。
ときには平滑コンデンサＣ0 の充電電荷により、抵抗Ｒ
2 の両端電圧ＶR2はツェナダイオードＺＤ1 のツェナ電
圧にトランジスタＱ2 のベース・エミッタ間電圧を加え
た電圧ＶTH以上に保たれ、コンデンサＣ0 の両端電圧
が、抵抗Ｒ2 の両端電圧ＶR2が上記電圧ＶTHを下回るま
でトランジスタＱ2 がオン状態を維持し、ＳＩサイリス
タＱ1 をオンできなくなるという問題がある。
【００３０】しかし、本実施例のようにダイオード
Ｄ2 ，Ｄ3 ，Ｄ03，Ｄ04からなるダイオードブリッジの
出力電圧から、つまりはダイオードブリッジＤＢで平滑
コンデンサＣ0 を充電する経路とは別経路で、ダイオー
ドブリッジＤＢの出力電圧Ｖinを検出するようにすれ
ば、上記問題点を解消することができる。即ち、ダイオ
ードＤ2 ，Ｄ3 ，Ｄ03，Ｄ04からなるダイオードブリッ
ジの出力電圧は、平滑コンデンサＣ0 の充電経路と回路
的に分断されているため、ダイオードブリッジＤＢの出
力電圧Ｖinのように平滑コンデンサＣ0 の充電電荷の影
響を受けた出力波形とはならない。つまりは、ダイオー
ドＤ2 ，Ｄ3 ，Ｄ03，Ｄ04からなるダイオードブリッジ
の出力電圧は交流電源ＡＣを全波整流した脈流波形にな
る。
Ｄ2 ，Ｄ3 ，Ｄ03，Ｄ04からなるダイオードブリッジの
出力電圧から、つまりはダイオードブリッジＤＢで平滑
コンデンサＣ0 を充電する経路とは別経路で、ダイオー
ドブリッジＤＢの出力電圧Ｖinを検出するようにすれ
ば、上記問題点を解消することができる。即ち、ダイオ
ードＤ2 ，Ｄ3 ，Ｄ03，Ｄ04からなるダイオードブリッ
ジの出力電圧は、平滑コンデンサＣ0 の充電経路と回路
的に分断されているため、ダイオードブリッジＤＢの出
力電圧Ｖinのように平滑コンデンサＣ0 の充電電荷の影
響を受けた出力波形とはならない。つまりは、ダイオー
ドＤ2 ，Ｄ3 ，Ｄ03，Ｄ04からなるダイオードブリッジ
の出力電圧は交流電源ＡＣを全波整流した脈流波形にな
る。
【００３１】いま、瞬時停電時には、ダイオードブリッ
ジＤＢの出力電圧Ｖinが断たれ、ＳＩサイリスタＱ1 に
流れる電流がオン状態を保持する保持電流以下に低下
し、ＳＩサイリスタＱ1 がオフとなる。なお、ＳＩサイ
リスタＱ1 の両端に逆並列に接続されたダイオードＤ1
は、電源スイッチＳＷのオフ時あるいは上記瞬時停電時
に、平滑コンデンサＣ0 の充電電荷で、抵抗Ｒ3 ，Ｒ4
を介してＳＩサイリスタＱ1 に逆電圧が印加されること
を防止するためのものである。
ジＤＢの出力電圧Ｖinが断たれ、ＳＩサイリスタＱ1 に
流れる電流がオン状態を保持する保持電流以下に低下
し、ＳＩサイリスタＱ1 がオフとなる。なお、ＳＩサイ
リスタＱ1 の両端に逆並列に接続されたダイオードＤ1
は、電源スイッチＳＷのオフ時あるいは上記瞬時停電時
に、平滑コンデンサＣ0 の充電電荷で、抵抗Ｒ3 ，Ｒ4
を介してＳＩサイリスタＱ1 に逆電圧が印加されること
を防止するためのものである。
【００３２】そして、瞬時停電が復旧する過程におい
て、トリガ制御回路３にはダイオードＤ2 ，Ｄ3 ，
Ｄ03，Ｄ04からなるダイオードブリッジの出力電圧が印
加されるため、交流電源ＡＣの瞬時電圧の変化に応じた
電圧が印加される。従って交流電源ＡＣの瞬時電圧が低
い時点で、トリガ制御回路３のトランジスタＱ2 がオフ
であるため、トリガ回路２を介してＳＩサイリスタＱ1
にトリガがかかり、ＳＩサイリスタＱ1 はオンとなる。
従って、ダイオードブリッジＤＢの出力電圧Ｖinを直接
に検出する場合のように、瞬時停電時にＳＩサイリスタ
Ｑ1 をオンできないという問題が生じない。
て、トリガ制御回路３にはダイオードＤ2 ，Ｄ3 ，
Ｄ03，Ｄ04からなるダイオードブリッジの出力電圧が印
加されるため、交流電源ＡＣの瞬時電圧の変化に応じた
電圧が印加される。従って交流電源ＡＣの瞬時電圧が低
い時点で、トリガ制御回路３のトランジスタＱ2 がオフ
であるため、トリガ回路２を介してＳＩサイリスタＱ1
にトリガがかかり、ＳＩサイリスタＱ1 はオンとなる。
従って、ダイオードブリッジＤＢの出力電圧Ｖinを直接
に検出する場合のように、瞬時停電時にＳＩサイリスタ
Ｑ1 をオンできないという問題が生じない。
【００３３】（実施例２） 図３に本発明の他の実施例を示す。なお、以下の各実施
例では同一の働きをする構成に関しては同一符号を付し
て説明は省略し、その特徴とする点についてのみ説明す
る。本実施例では上記実施例１の突入電流抑制回路１に
おけるダイオードＤ2 ，Ｄ3 を抵抗Ｒ5 ，Ｒ6 に代えた
ものである。
例では同一の働きをする構成に関しては同一符号を付し
て説明は省略し、その特徴とする点についてのみ説明す
る。本実施例では上記実施例１の突入電流抑制回路１に
おけるダイオードＤ2 ，Ｄ3 を抵抗Ｒ5 ，Ｒ6 に代えた
ものである。
【００３４】いま、交流電源ＡＣの電源スイッチＳＷが
接続された一端側の電圧が高い場合、交流電源ＡＣ、電
源スイッチＳＷ、抵抗Ｒ5 、抵抗Ｒ1 、抵抗Ｒ2 、ダイ
オードＤ04、交流電源ＡＣの経路と、交流電源ＡＣ、電
源スイッチＳＷ、抵抗Ｒ5 、抵抗Ｒ6 、交流電源ＡＣの
経路とで電流が流れる。逆に、交流電源ＡＣの電源スイ
ッチＳＷが接続されていない他端側の電圧が高い場合、
交流電源ＡＣ、抵抗Ｒ6 、抵抗Ｒ1 、抵抗Ｒ2 、ダイオ
ードＤ03、電源スイッチＳＷ、交流電源ＡＣの経路と、
交流電源ＡＣ、抵抗Ｒ6 、抵抗Ｒ5 、電源スイッチＳ
Ｗ、交流電源ＡＣの経路とで電流が流れる。
接続された一端側の電圧が高い場合、交流電源ＡＣ、電
源スイッチＳＷ、抵抗Ｒ5 、抵抗Ｒ1 、抵抗Ｒ2 、ダイ
オードＤ04、交流電源ＡＣの経路と、交流電源ＡＣ、電
源スイッチＳＷ、抵抗Ｒ5 、抵抗Ｒ6 、交流電源ＡＣの
経路とで電流が流れる。逆に、交流電源ＡＣの電源スイ
ッチＳＷが接続されていない他端側の電圧が高い場合、
交流電源ＡＣ、抵抗Ｒ6 、抵抗Ｒ1 、抵抗Ｒ2 、ダイオ
ードＤ03、電源スイッチＳＷ、交流電源ＡＣの経路と、
交流電源ＡＣ、抵抗Ｒ6 、抵抗Ｒ5 、電源スイッチＳ
Ｗ、交流電源ＡＣの経路とで電流が流れる。
【００３５】ここで、抵抗Ｒ1 ，Ｒ2 からなるトリガ制
御回路３に流れるゲートトリガ電流は、実施例１の場合
とは異なるが、全波整流出力に応じて供給される。従っ
て、ダイオードＤ2 ，Ｄ3 に代えて抵抗Ｒ5 ，Ｒ6 を用
いることができる。なお、本実施例の場合に、トリガ回
路２に印加される電圧は、抵抗Ｒ1 ，Ｒ2 の直列回路、
及びこの直列回路に並列に接続される抵抗Ｒ5 または抵
抗Ｒ6 との合成抵抗と、直列回路に並列に接続される抵
抗Ｒ5 または抵抗Ｒ6 との分圧電圧となる。なお、交流
電源ＡＣの極性に関係なく同じ電圧をトリガ回路２に印
加するために、抵抗Ｒ5 ，Ｒ6 の抵抗値は同じものが用
いられる。
御回路３に流れるゲートトリガ電流は、実施例１の場合
とは異なるが、全波整流出力に応じて供給される。従っ
て、ダイオードＤ2 ，Ｄ3 に代えて抵抗Ｒ5 ，Ｒ6 を用
いることができる。なお、本実施例の場合に、トリガ回
路２に印加される電圧は、抵抗Ｒ1 ，Ｒ2 の直列回路、
及びこの直列回路に並列に接続される抵抗Ｒ5 または抵
抗Ｒ6 との合成抵抗と、直列回路に並列に接続される抵
抗Ｒ5 または抵抗Ｒ6 との分圧電圧となる。なお、交流
電源ＡＣの極性に関係なく同じ電圧をトリガ回路２に印
加するために、抵抗Ｒ5 ，Ｒ6 の抵抗値は同じものが用
いられる。
【００３６】（実施例３）図４に本発明のさらに他の実
施例を示す。先の実施例ではダイオードブリッジＤＢと
は別個に平滑コンデンサＣ0 の充電電荷に影響されず
に、ダイオードブリッジＤＢの出力電圧Ｖinの本来の電
圧変化を検出する経路を設けたものであったが、本実施
例のように構成してもトリガ制御回路３でダイオードブ
リッジＤＢの出力電圧Ｖinの本来の電圧変化を検出する
ことができる。
施例を示す。先の実施例ではダイオードブリッジＤＢと
は別個に平滑コンデンサＣ0 の充電電荷に影響されず
に、ダイオードブリッジＤＢの出力電圧Ｖinの本来の電
圧変化を検出する経路を設けたものであったが、本実施
例のように構成してもトリガ制御回路３でダイオードブ
リッジＤＢの出力電圧Ｖinの本来の電圧変化を検出する
ことができる。
【００３７】本実施例の突入電流抑制回路１では、ダイ
オードブリッジＤＢの出力と平滑コンデンサＣ0 との接
続点にダイオードＤ6 を挿入し、ダイオードブリッジＤ
Ｂの出力間にトリガ制御回路３の抵抗Ｒ1 ，Ｒ2 の直列
回路を接続すると共に、平滑コンデンサＣ0 とＳＩサイ
リスタＱ1 との直列回路の両端にトリガ回路２の抵抗Ｒ
3 ，Ｒ4 の直列回路を接続してある。
オードブリッジＤＢの出力と平滑コンデンサＣ0 との接
続点にダイオードＤ6 を挿入し、ダイオードブリッジＤ
Ｂの出力間にトリガ制御回路３の抵抗Ｒ1 ，Ｒ2 の直列
回路を接続すると共に、平滑コンデンサＣ0 とＳＩサイ
リスタＱ1 との直列回路の両端にトリガ回路２の抵抗Ｒ
3 ，Ｒ4 の直列回路を接続してある。
【００３８】このようにすれば、ダイオードブリッジＤ
Ｂと平滑コンデンサＣ0 とが回路的に分断され、平滑コ
ンデンサＣ0 の充電電荷の影響がダイオードブリッジＤ
Ｂの出力電圧Ｖinに及ばない。つまりは、ダイオードブ
リッジＤＢの出力電圧は交流電源ＡＣを全波整流した脈
流波形となる。従って、本実施例の場合にも瞬時停電時
に突入電流抑制回路１が正常に動作しないという問題を
回避できる。
Ｂと平滑コンデンサＣ0 とが回路的に分断され、平滑コ
ンデンサＣ0 の充電電荷の影響がダイオードブリッジＤ
Ｂの出力電圧Ｖinに及ばない。つまりは、ダイオードブ
リッジＤＢの出力電圧は交流電源ＡＣを全波整流した脈
流波形となる。従って、本実施例の場合にも瞬時停電時
に突入電流抑制回路１が正常に動作しないという問題を
回避できる。
【００３９】（実施例４） 図５に本発明のさらに他の実施例を示す。上述の各実施
例の突入電流抑制回路１ではトリガ回路２は基本的には
ダイオードブリッジＤＢの出力電圧Ｖinを用いてＳＩサ
イリスタＱ1にトリガをかけるものであったが、本実施
例ではダイオードＤ2 ，Ｄ3 を含むダイオードブリッジ
の出力電圧で、抵抗Ｒ3 ，Ｒ4 を介してＳＩサイリスタ
Ｑ1 にトリガをかけるようにしたものである。このよう
にすれば、平滑コンデンサＣ0の充電電荷により、抵抗
Ｒ3 ，Ｒ4 を介して逆電圧がＳＩサイリスタＱ1 に印加
される経路が無くなるので、上述の各実施例においてＳ
ＩサイリスタＱ1 に逆並列に接続していたダイオードＤ
1 を省略することができる。
例の突入電流抑制回路１ではトリガ回路２は基本的には
ダイオードブリッジＤＢの出力電圧Ｖinを用いてＳＩサ
イリスタＱ1にトリガをかけるものであったが、本実施
例ではダイオードＤ2 ，Ｄ3 を含むダイオードブリッジ
の出力電圧で、抵抗Ｒ3 ，Ｒ4 を介してＳＩサイリスタ
Ｑ1 にトリガをかけるようにしたものである。このよう
にすれば、平滑コンデンサＣ0の充電電荷により、抵抗
Ｒ3 ，Ｒ4 を介して逆電圧がＳＩサイリスタＱ1 に印加
される経路が無くなるので、上述の各実施例においてＳ
ＩサイリスタＱ1 に逆並列に接続していたダイオードＤ
1 を省略することができる。
【００４０】なお、抵抗Ｒ3 ，Ｒ4 の両端に並列接続さ
れたコンデンサＣ3 は、ダイオードＤ2 ，Ｄ3 を含むダ
イオードブリッジの出力電位がほぼ０Ｖのときにも、Ｓ
ＩサイリスタＱ1 に十分にトリガがかかるようにしたも
のである。ここで、コンデンサＣ1 によりＳＩサイリス
タＱ1 に十分にトリガがかかる場合には、コンデンサＣ
3 は必ずしも必要ではない。
れたコンデンサＣ3 は、ダイオードＤ2 ，Ｄ3 を含むダ
イオードブリッジの出力電位がほぼ０Ｖのときにも、Ｓ
ＩサイリスタＱ1 に十分にトリガがかかるようにしたも
のである。ここで、コンデンサＣ1 によりＳＩサイリス
タＱ1 に十分にトリガがかかる場合には、コンデンサＣ
3 は必ずしも必要ではない。
【００４１】また、上記ダイオードブリッジの出力と抵
抗Ｒ3 との間に挿入されたダイオードＤ5 は、コンデン
サＣ3 の充電電荷が、抵抗Ｒ2 の両端電圧に影響するこ
とを除去するためのものである。さらに、本実施例では
上述のようにダイオードブリッジＤＢの出力で平滑コン
デンサＣ0 を充電する経路とは、別の経路にトリガ回路
２を接続することで、平滑コンデンサＣ0 の充電電荷に
よる影響がトリガ回路２にも及ばないようにし、電源ス
イッチＳＷの再投入時のＳＩサイリスタＱ1 の誤トリガ
を防止してある。
抗Ｒ3 との間に挿入されたダイオードＤ5 は、コンデン
サＣ3 の充電電荷が、抵抗Ｒ2 の両端電圧に影響するこ
とを除去するためのものである。さらに、本実施例では
上述のようにダイオードブリッジＤＢの出力で平滑コン
デンサＣ0 を充電する経路とは、別の経路にトリガ回路
２を接続することで、平滑コンデンサＣ0 の充電電荷に
よる影響がトリガ回路２にも及ばないようにし、電源ス
イッチＳＷの再投入時のＳＩサイリスタＱ1 の誤トリガ
を防止してある。
【００４２】例えば、上記各実施例のように平滑コンデ
ンサＣ0 とＳＩサイリスタＱ1 との直列回路の両端にト
リガ回路２を接続してある場合には、平滑コンデンサＣ
0 に充電電荷が蓄積された状態で、電源スイッチＳＷが
再投入されると、電源スイッチＳＷを再投入するまで
に、平滑コンデンサＣ0 の充電電荷でコンデンサＣ1 が
充電された状態となる。このため、電源スイッチＳＷの
再投入時にＳＩサイリスタＱ1 のゲート・カソード間電
圧ＶGKの立上りを遅くする効果を得られず、従ってＳＩ
サイリスタＱ1 がトリガ制御回路３のトリガ阻止動作が
働く前に誤トリガされるという問題がある。
ンサＣ0 とＳＩサイリスタＱ1 との直列回路の両端にト
リガ回路２を接続してある場合には、平滑コンデンサＣ
0 に充電電荷が蓄積された状態で、電源スイッチＳＷが
再投入されると、電源スイッチＳＷを再投入するまで
に、平滑コンデンサＣ0 の充電電荷でコンデンサＣ1 が
充電された状態となる。このため、電源スイッチＳＷの
再投入時にＳＩサイリスタＱ1 のゲート・カソード間電
圧ＶGKの立上りを遅くする効果を得られず、従ってＳＩ
サイリスタＱ1 がトリガ制御回路３のトリガ阻止動作が
働く前に誤トリガされるという問題がある。
【００４３】しかし、本実施例のように、ダイオードＤ
2 ，Ｄ3 を含むダイオードブリッジの出力を用いてトリ
ガ回路２がＳＩサイリスタＱ1 にトリガをかけるように
すれば、平滑コンデンサＣ0 の充電電荷でコンデンサＣ
1 が充電されることがない。このため、電源スイッチＳ
Ｗの再投入時の誤トリガを防止できる。 （実施例５）図６に本発明のさらに別の実施例を示す。
本実施例では、実施例４に実施例２を適用したもので、
実施例４おけるダイオードＤ2 ，Ｄ3 に代えて抵抗
Ｒ5 ，Ｒ 6 を用いてある点に特徴がある。
2 ，Ｄ3 を含むダイオードブリッジの出力を用いてトリ
ガ回路２がＳＩサイリスタＱ1 にトリガをかけるように
すれば、平滑コンデンサＣ0 の充電電荷でコンデンサＣ
1 が充電されることがない。このため、電源スイッチＳ
Ｗの再投入時の誤トリガを防止できる。 （実施例５）図６に本発明のさらに別の実施例を示す。
本実施例では、実施例４に実施例２を適用したもので、
実施例４おけるダイオードＤ2 ，Ｄ3 に代えて抵抗
Ｒ5 ，Ｒ 6 を用いてある点に特徴がある。
【００４４】（実施例６）図７はさらに別の実施例であ
り、本実施例では実施例３において実施例４を適用した
もので、ダイオードＤ4 のダイオードブリッジＤＢの出
力側にトリガ回路２の抵抗Ｒ3 ，Ｒ4 を接続し、ダイオ
ードブリッジＤＢの出力電圧ＶinでＳＩサイリスタＱ1
にトリガをかけるようにしたものである。なお、本実施
例でも実施例４と同様にダイオードＤ5 とコンデンサＣ
3 とを設けてある。
り、本実施例では実施例３において実施例４を適用した
もので、ダイオードＤ4 のダイオードブリッジＤＢの出
力側にトリガ回路２の抵抗Ｒ3 ，Ｒ4 を接続し、ダイオ
ードブリッジＤＢの出力電圧ＶinでＳＩサイリスタＱ1
にトリガをかけるようにしたものである。なお、本実施
例でも実施例４と同様にダイオードＤ5 とコンデンサＣ
3 とを設けてある。
【００４５】また、本実施例の場合にも、ダイオードＤ
4 により平滑コンデンサＣ0 の充電電荷の影響が及ばな
い箇所、つまりはダイオードブリッジＤＢの出力Ｖinを
用いてトリガ回路２がＳＩサイリスタＱ1 にトリガをか
けるので、平滑コンデンサＣ 0 の充電電荷でコンデンサ
Ｃ1 が充電されることがなく、電源スイッチＳＷの再投
入時の誤トリガを防止できる。
4 により平滑コンデンサＣ0 の充電電荷の影響が及ばな
い箇所、つまりはダイオードブリッジＤＢの出力Ｖinを
用いてトリガ回路２がＳＩサイリスタＱ1 にトリガをか
けるので、平滑コンデンサＣ 0 の充電電荷でコンデンサ
Ｃ1 が充電されることがなく、電源スイッチＳＷの再投
入時の誤トリガを防止できる。
【００４６】（実施例７）図８に本発明のさらに他の実
施例を示す。本実施例ではＳＩサイリスタＱ1 の両端に
抵抗Ｒ3 ，Ｒ4 を接続し、ダイオードＤ4 を介する出力
を用いてトリガ回路２がＳＩサイリスタＱ1 にトリガを
かける構成としたものである。本実施例の場合には、Ｓ
ＩサイリスタＱ1 がオンすると、ＳＩサイリスタＱ1の
ゲートトリガ電流を殆ど流さなくてもよい場合に有効な
方法である。この場合にも、ＳＩサイリスタＱ1 のオフ
時に、平滑コンデンサＣ0 の充電電荷でＳＩサイリスタ
Ｑ1 に逆電圧を印加する経路がなくなるので、図１に示
すダイオードＤ 1 を省略できる。
施例を示す。本実施例ではＳＩサイリスタＱ1 の両端に
抵抗Ｒ3 ，Ｒ4 を接続し、ダイオードＤ4 を介する出力
を用いてトリガ回路２がＳＩサイリスタＱ1 にトリガを
かける構成としたものである。本実施例の場合には、Ｓ
ＩサイリスタＱ1 がオンすると、ＳＩサイリスタＱ1の
ゲートトリガ電流を殆ど流さなくてもよい場合に有効な
方法である。この場合にも、ＳＩサイリスタＱ1 のオフ
時に、平滑コンデンサＣ0 の充電電荷でＳＩサイリスタ
Ｑ1 に逆電圧を印加する経路がなくなるので、図１に示
すダイオードＤ 1 を省略できる。
【００４７】（実施例８）図９は、上記実施例７のダイ
オードＤ2 ，Ｄ3 に代えて抵抗Ｒ5 ，Ｒ6 を用いたもの
である。 （実施例９）図１０は実施例３の抵抗Ｒ3 ，Ｒ4 をＳＩ
サイリスタＱ1 の両端に接続したもので、ＳＩサイリス
タＱ1 がオンすると、ＳＩサイリスタＱ1 のゲートトリ
ガ電流を殆ど流さなくてもよい場合に有効な方法であ
る。
オードＤ2 ，Ｄ3 に代えて抵抗Ｒ5 ，Ｒ6 を用いたもの
である。 （実施例９）図１０は実施例３の抵抗Ｒ3 ，Ｒ4 をＳＩ
サイリスタＱ1 の両端に接続したもので、ＳＩサイリス
タＱ1 がオンすると、ＳＩサイリスタＱ1 のゲートトリ
ガ電流を殆ど流さなくてもよい場合に有効な方法であ
る。
【００４８】（実施例１０）図１１に本発明のさらに他
の実施例を示す。本実施例では実施例５におけるツェナ
ダイオードＺＤ1 の代わりにダイオードを用いたもので
あり、本実施例の場合には２個のダイオードＤ6 ，Ｄ7
を用いてある。この場合には、ダイオードＤ 6 ，Ｄ7 の
順方向電圧を０．６Ｖとすれば、ツェナ電圧が１．２Ｖ
のツェナダイオードＺＤ1 を用いた場合と同様になる。
なお、本実施例のダイオードの個数は突入電流をどの程
度に抑制するかにより適宜個数に設定すればよく、上述
した各実施例においても本発明を適用できることはいう
までもない。
の実施例を示す。本実施例では実施例５におけるツェナ
ダイオードＺＤ1 の代わりにダイオードを用いたもので
あり、本実施例の場合には２個のダイオードＤ6 ，Ｄ7
を用いてある。この場合には、ダイオードＤ 6 ，Ｄ7 の
順方向電圧を０．６Ｖとすれば、ツェナ電圧が１．２Ｖ
のツェナダイオードＺＤ1 を用いた場合と同様になる。
なお、本実施例のダイオードの個数は突入電流をどの程
度に抑制するかにより適宜個数に設定すればよく、上述
した各実施例においても本発明を適用できることはいう
までもない。
【００４９】
【発明の効果】請求項１の発明は上述のように、交流電
源を整流回路で整流すると共に整流出力を平滑コンデン
サで平滑して、負荷に直流電力を供給する電源装置にお
いて、平滑コンデンサに流れる突入電流を防止する突入
電流抑制回路を備え、該突入電力抑制回路は、整流回路
の出力に平滑コンデンサを介して接続され平滑コンデン
サへの整流回路の出力の供給制御を行う、逆阻止三端子
サイリスタよりもゲートトリガ感度の高いサイリスタ
と、このサイリスタにトリガをかけるトリガ手段と、上
記整流回路から上記平滑コンデンサへの充電経路と別経
路で当該整流回路の出力電圧を検出し、上記交流電源の
供給時点に整流回路の出力が平滑コンデンサに大きな突
入電流を流す電圧状態にあるとき、サイリスタの制御端
子と被制御端子をスイッチ要素で短絡することによりト
リガ手段からサイリスタにトリガがかかることを阻止す
るトリガ制御手段と、サイリスタのオン時に上記スイッ
チ要素をオフ状態に保つことで上記トリガ制御手段によ
るトリガ阻止動作を停止させる制御停止手段と、交流電
源の供給時点において上記スイッチ要素をトリガ手段に
よるサイリスタのトリガ制御よりも早くオンさせるタイ
ミング調整手段とを備えたので、整流回路の出力の平滑
コンデンサへの供給制御を行うサイリスタとして逆阻止
三端子サイリスタよりもゲートトリガ感度の高いサイリ
スタを用いることにより、トリガ手段に流れる電流を小
さくすることを可能とし、突入電流抑制回路の低消費電
力化を図ることができる。また、交流電源の供給時点に
おけるトリガ制御手段によるサイリスタへのトリガ阻止
制御がトリガ手段によるサイリスタのトリガ制御よりも
早く働くようにするタイミング調整手段を設けてあるか
ら、タイミング調整手段でトリガ制御手段によるサイリ
スタへのトリガ阻止制御がトリガ手段によるサイリスタ
のトリガ制御より先に働くようにして、整流回路の出力
が高くなる状態で、交流電源が供給されても、サイリス
タが誤ってトリガされることを防止することができる。
請求項２の発明は、上述のように交流電源を整流する整
流回路と、整流回路の出力端間に接続される平滑コンデ
ンサと、平滑コンデンサの両端間に接続される負荷と、
平滑コンデンサに流れる突入電流を抑制する突入電流抑
制回路とを備え 、突入電流抑制回路は、整流回路の出力
端間に平滑コンデンサを介して接続されるＳＩサイリス
タと、中点がＳＩサイリスタのゲートに接続された抵抗
の直列回路と、ＳＩサイリスタのゲート・ソース間に互
いに並列に挿入されるトランジスタ及び第１のコンデン
サと、整流回路から平滑コンデンサへの充電経路とは別
経路で整流回路の出力電圧を検出する検出抵抗の直列回
路と、検出抵抗の直列回路の中点とトランジスタのベー
スの間に挿入され所定電圧以上になるとオンするダイオ
ードと、高電位側の検出抵抗に並列接続される第２のコ
ンデンサとを具備するので、整流回路の出力の平滑コン
デンサへの供給制御を行うサイリスタとしてゲートトリ
ガ感度の高いＳＩサイリスタを用いることにより、中点
がＳＩサイリスタのゲートに接続されたトリガ用の抵抗
の直列回路に流れる電流を小さくすることを可能とし、
突入電流抑制回路の低消費電力化を図ることができる。
また、ＳＩサイリスタのゲート・ソース間に挿入した第
１のコンデンサでＳＩサイリスタのゲート・カソード間
電圧の立上りを遅くするとともに、高電位側の検出抵抗
に並列接続される第２のコンデンサで低電位側の検出抵
抗の両端電圧の立上りを速くしているので、整流回路の
出力が高くなる状態で、交流電源が供給されても、ダイ
オード及びトランジスタがオンする前にＳＩサイリスタ
が誤ってオンすることが防止できる。
源を整流回路で整流すると共に整流出力を平滑コンデン
サで平滑して、負荷に直流電力を供給する電源装置にお
いて、平滑コンデンサに流れる突入電流を防止する突入
電流抑制回路を備え、該突入電力抑制回路は、整流回路
の出力に平滑コンデンサを介して接続され平滑コンデン
サへの整流回路の出力の供給制御を行う、逆阻止三端子
サイリスタよりもゲートトリガ感度の高いサイリスタ
と、このサイリスタにトリガをかけるトリガ手段と、上
記整流回路から上記平滑コンデンサへの充電経路と別経
路で当該整流回路の出力電圧を検出し、上記交流電源の
供給時点に整流回路の出力が平滑コンデンサに大きな突
入電流を流す電圧状態にあるとき、サイリスタの制御端
子と被制御端子をスイッチ要素で短絡することによりト
リガ手段からサイリスタにトリガがかかることを阻止す
るトリガ制御手段と、サイリスタのオン時に上記スイッ
チ要素をオフ状態に保つことで上記トリガ制御手段によ
るトリガ阻止動作を停止させる制御停止手段と、交流電
源の供給時点において上記スイッチ要素をトリガ手段に
よるサイリスタのトリガ制御よりも早くオンさせるタイ
ミング調整手段とを備えたので、整流回路の出力の平滑
コンデンサへの供給制御を行うサイリスタとして逆阻止
三端子サイリスタよりもゲートトリガ感度の高いサイリ
スタを用いることにより、トリガ手段に流れる電流を小
さくすることを可能とし、突入電流抑制回路の低消費電
力化を図ることができる。また、交流電源の供給時点に
おけるトリガ制御手段によるサイリスタへのトリガ阻止
制御がトリガ手段によるサイリスタのトリガ制御よりも
早く働くようにするタイミング調整手段を設けてあるか
ら、タイミング調整手段でトリガ制御手段によるサイリ
スタへのトリガ阻止制御がトリガ手段によるサイリスタ
のトリガ制御より先に働くようにして、整流回路の出力
が高くなる状態で、交流電源が供給されても、サイリス
タが誤ってトリガされることを防止することができる。
請求項２の発明は、上述のように交流電源を整流する整
流回路と、整流回路の出力端間に接続される平滑コンデ
ンサと、平滑コンデンサの両端間に接続される負荷と、
平滑コンデンサに流れる突入電流を抑制する突入電流抑
制回路とを備え 、突入電流抑制回路は、整流回路の出力
端間に平滑コンデンサを介して接続されるＳＩサイリス
タと、中点がＳＩサイリスタのゲートに接続された抵抗
の直列回路と、ＳＩサイリスタのゲート・ソース間に互
いに並列に挿入されるトランジスタ及び第１のコンデン
サと、整流回路から平滑コンデンサへの充電経路とは別
経路で整流回路の出力電圧を検出する検出抵抗の直列回
路と、検出抵抗の直列回路の中点とトランジスタのベー
スの間に挿入され所定電圧以上になるとオンするダイオ
ードと、高電位側の検出抵抗に並列接続される第２のコ
ンデンサとを具備するので、整流回路の出力の平滑コン
デンサへの供給制御を行うサイリスタとしてゲートトリ
ガ感度の高いＳＩサイリスタを用いることにより、中点
がＳＩサイリスタのゲートに接続されたトリガ用の抵抗
の直列回路に流れる電流を小さくすることを可能とし、
突入電流抑制回路の低消費電力化を図ることができる。
また、ＳＩサイリスタのゲート・ソース間に挿入した第
１のコンデンサでＳＩサイリスタのゲート・カソード間
電圧の立上りを遅くするとともに、高電位側の検出抵抗
に並列接続される第２のコンデンサで低電位側の検出抵
抗の両端電圧の立上りを速くしているので、整流回路の
出力が高くなる状態で、交流電源が供給されても、ダイ
オード及びトランジスタがオンする前にＳＩサイリスタ
が誤ってオンすることが防止できる。
【図１】本発明の実施例１の回路図である。
【図２】同上の動作説明図である。
【図３】実施例２の回路図である。
【図４】実施例３の回路図である。
【図５】実施例４の回路図である。
【図６】実施例５の回路図である。
【図７】実施例６の回路図である。
【図８】実施例７の回路図である。
【図９】実施例８の回路図である。
【図１０】実施例９の回路図である。
【図１１】実施例１０の回路図である。
【図１２】従来例の回路図である。
１ 突入電流抑制回路 ２ トリガ回路 ３ トリガ制御回路 ＡＣ 交流電源 ＤＢ ダイオードブリッジ Ｃ0 平滑コンデンサ Ｌ 負荷 Ｑ1 ＳＩサイリスタ Ｄ4 ダイオード Ｃ1 ，Ｃ2 コンデンサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/00 - 7/40 G05F 1/10 304
Claims (2)
- 【請求項１】 交流電源を整流回路で整流すると共に整
流出力を平滑コンデンサで平滑して、負荷に直流電力を
供給する電源装置において、平滑コンデンサに流れる突
入電流を防止する突入電流抑制回路を備え、該突入電力
抑制回路は、整流回路の出力に平滑コンデンサを介して
接続され平滑コンデンサへの整流回路の出力の供給制御
を行う、逆阻止三端子サイリスタよりもゲートトリガ感
度の高いサイリスタと、このサイリスタにトリガをかけ
るトリガ手段と、上記整流回路から上記平滑コンデンサ
への充電経路と別経路で当該整流回路の出力電圧を検出
し、上記交流電源の供給時点に整流回路の出力が平滑コ
ンデンサに大きな突入電流を流す電圧状態にあるとき、
サイリスタの制御端子と被制御端子をスイッチ要素で短
絡することによりトリガ手段からサイリスタにトリガが
かかることを阻止するトリガ制御手段と、サイリスタの
オン時に上記スイッチ要素をオフ状態に保つことで上記
トリガ制御手段によるトリガ阻止動作を停止させる制御
停止手段と、交流電源の供給時点において上記スイッチ
要素をトリガ手段によるサイリスタのトリガ制御よりも
早くオンさせるタイミング調整手段とを備えて成ること
を特徴とする電源装置。 - 【請求項２】 交流電源を整流する整流回路と、整流回
路の出力端間に接続される平滑コンデンサと、平滑コン
デンサの両端間に接続される負荷と、平滑コンデンサに
流れる突入電流を抑制する突入電流抑制回路とを備え、
突入電流抑制回路は、整流回路の出力端間に平滑コンデ
ンサを介して接続されるＳＩサイリスタと、中点がＳＩ
サイリスタのゲートに接続された抵抗の直列回路と、Ｓ
Ｉサイリスタのゲート・ソース間に互いに並列に挿入さ
れるトランジスタ及び第１のコンデンサと、整流回路か
ら平滑コンデンサへの充電経路とは別経路で整流回路の
出力電圧を検出する検出抵抗の直列回路と、検出抵抗の
直列回路の中点とトランジスタのベースの間に挿入され
所定電圧以上になるとオンするダイオードと、高電位側
の検出抵抗に並列接続される第２のコンデンサとを具備
することを特徴とする電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33398392A JP3151314B2 (ja) | 1992-12-15 | 1992-12-15 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33398392A JP3151314B2 (ja) | 1992-12-15 | 1992-12-15 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06189551A JPH06189551A (ja) | 1994-07-08 |
| JP3151314B2 true JP3151314B2 (ja) | 2001-04-03 |
Family
ID=18272182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33398392A Expired - Fee Related JP3151314B2 (ja) | 1992-12-15 | 1992-12-15 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3151314B2 (ja) |
-
1992
- 1992-12-15 JP JP33398392A patent/JP3151314B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06189551A (ja) | 1994-07-08 |
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