JPH06289104A - Ｉｃ検査装置 - Google Patents
Ｉｃ検査装置Info
- Publication number
- JPH06289104A JPH06289104A JP5095288A JP9528893A JPH06289104A JP H06289104 A JPH06289104 A JP H06289104A JP 5095288 A JP5095288 A JP 5095288A JP 9528893 A JP9528893 A JP 9528893A JP H06289104 A JPH06289104 A JP H06289104A
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Abstract
(57)【要約】
【目的】 期待パターンメモリを使用せずに、測定ＤＵ
Ｔの出力パターンをＨｉレベル・Ｌｏレベルおよび中間
レベルの３値で比較して良否判定することのできるＩＣ
検査装置を提供する。 【構成】 測定ＤＵＴ１の出力を入力とするＨｉレベル
アナログ比較器３Ａと、測定ＤＵＴ１の出力を同一の入
力とするＬｏレベルアナログ比較器３Ｂと、基準ＤＵＴ
２の出力を入力とするＨｉレベルアナログ比較器４Ａ
と、基準ＤＵＴ２の出力を同一の入力とするＬｏレベル
アナログ比較器４Ｂと、Ｈｉレベルアナログ比較器３Ａ
とＨｉレベルアナログ比較器４Ａの出力を入力とするＨ
ｉレベル一致回路５と、Ｌｏレベルアナログ比較器３Ｂ
とＬｏレベルアナログ比較器４Ｂの出力を入力とするＬ
ｏレベル一致回路６と、Ｈｉレベル一致回路５とＬｏレ
ベル一致回路６の出力を入力とする総合一致回路７とを
備える。
Ｔの出力パターンをＨｉレベル・Ｌｏレベルおよび中間
レベルの３値で比較して良否判定することのできるＩＣ
検査装置を提供する。 【構成】 測定ＤＵＴ１の出力を入力とするＨｉレベル
アナログ比較器３Ａと、測定ＤＵＴ１の出力を同一の入
力とするＬｏレベルアナログ比較器３Ｂと、基準ＤＵＴ
２の出力を入力とするＨｉレベルアナログ比較器４Ａ
と、基準ＤＵＴ２の出力を同一の入力とするＬｏレベル
アナログ比較器４Ｂと、Ｈｉレベルアナログ比較器３Ａ
とＨｉレベルアナログ比較器４Ａの出力を入力とするＨ
ｉレベル一致回路５と、Ｌｏレベルアナログ比較器３Ｂ
とＬｏレベルアナログ比較器４Ｂの出力を入力とするＬ
ｏレベル一致回路６と、Ｈｉレベル一致回路５とＬｏレ
ベル一致回路６の出力を入力とする総合一致回路７とを
備える。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣの論理試験に使
用するＩＣ検査装置についてのものである。
用するＩＣ検査装置についてのものである。
【０００２】
【従来の技術】次に、従来技術のＩＣ検査装置における
ＩＣの論理試験の回路構成を図４に示す。図４の１は被
測定デバイス（以下、測定ＤＵＴという。）、２は期待
パターンを記憶するメモリ（以下、期待パターンメモリ
という。）、３は一致回路である。
ＩＣの論理試験の回路構成を図４に示す。図４の１は被
測定デバイス（以下、測定ＤＵＴという。）、２は期待
パターンを記憶するメモリ（以下、期待パターンメモリ
という。）、３は一致回路である。
【０００３】テストパターンが測定ＤＵＴ１に入力され
ると、出力にはパターンが現われる。期待パターンメモ
リ２は測定ＤＵＴ１が正常に動作した場合に出力される
パターンを記憶している。一致回路３は測定ＤＵＴ１よ
り出力されたパターンと、期待パターンメモリ２より出
力されたパターンとを論理比較し、良否判定回路へ出力
する。
ると、出力にはパターンが現われる。期待パターンメモ
リ２は測定ＤＵＴ１が正常に動作した場合に出力される
パターンを記憶している。一致回路３は測定ＤＵＴ１よ
り出力されたパターンと、期待パターンメモリ２より出
力されたパターンとを論理比較し、良否判定回路へ出力
する。
【０００４】
【発明が解決しようとする課題】図４に示す従来の装置
では、測定ＤＵＴ１の出力パターンを期待パターンメモ
リ２から出力された期待パターンと比較し、良否判定を
行っていた。
では、測定ＤＵＴ１の出力パターンを期待パターンメモ
リ２から出力された期待パターンと比較し、良否判定を
行っていた。
【０００５】この発明は、期待パターンメモリを使用せ
ずに、測定ＤＵＴの出力パターンをＨｉレベル、Ｌｏレ
ベルおよび中間レベルの３値で比較して良否判定するこ
とのできるＩＣ検査装置を提供することを目的とする。
ずに、測定ＤＵＴの出力パターンをＨｉレベル、Ｌｏレ
ベルおよび中間レベルの３値で比較して良否判定するこ
とのできるＩＣ検査装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、この発明は、同一のテストパターンがそれぞれ入力
される被測定デバイス１と基準デバイス２とを備え、両
デバイス１・２の出力の一致・不一致を判定することに
より被測定デバイス１の良否を判定するＩＣ検査装置に
おいて、被測定デバイス１の出力を一方の入力とし、基
準のハイレベル電圧ＶOHを他方の入力とし、一方の入力
電圧が基準のハイレベル電圧ＶOHより高いとき良の論理
信号「１」を出力する第１のハイレベルアナログ比較器
３Ａと、被測定デバイス１の出力を一方の入力とし、基
準のローレベル電圧ＶOLを他方の入力とし、一方の入力
電圧が基準のローレベル電圧ＶOLより低いとき良の論理
信号「１」を出力する第１のローレベルアナログ比較器
３Ｂと、基準デバイス２の出力を一方の入力とし、基準
のハイレベル電圧ＶOHを他方の入力とし、一方の入力電
圧が基準のハイレベル電圧ＶOHより高いとき良の論理信
号「１」を出力する第２のハイレベルアナログ比較器４
Ａと、基準デバイス２の出力を一方の入力とし、基準の
ローレベル電圧ＶOLを他方の入力とし、一方の入力電圧
が基準のローレベル電圧ＶOLより低いとき良の論理信号
「１」を出力する第２のローレベルアナログ比較器４Ｂ
と、第１及び第２のハイレベルアナログ比較器３Ａ・４
Ａの出力の一致・不一致を判定し、一致するとき良の論
理信号「１」を出力する第１のＨｉレベル一致回路５
と、第１及び第２のローレベルアナログ比較器３Ｂ・４
Ｂの出力の一致・不一致を判定し、一致するとき良の論
理信号「１」を出力する第２のＬｏレベル一致回路６
と、第１のＨｉレベル一致回路５及び第２のＬｏレベル
一致回路６の出力の論理レベルが「１」のとき良の論理
信号「１」を出力する総合一致回路７とを備える。
に、この発明は、同一のテストパターンがそれぞれ入力
される被測定デバイス１と基準デバイス２とを備え、両
デバイス１・２の出力の一致・不一致を判定することに
より被測定デバイス１の良否を判定するＩＣ検査装置に
おいて、被測定デバイス１の出力を一方の入力とし、基
準のハイレベル電圧ＶOHを他方の入力とし、一方の入力
電圧が基準のハイレベル電圧ＶOHより高いとき良の論理
信号「１」を出力する第１のハイレベルアナログ比較器
３Ａと、被測定デバイス１の出力を一方の入力とし、基
準のローレベル電圧ＶOLを他方の入力とし、一方の入力
電圧が基準のローレベル電圧ＶOLより低いとき良の論理
信号「１」を出力する第１のローレベルアナログ比較器
３Ｂと、基準デバイス２の出力を一方の入力とし、基準
のハイレベル電圧ＶOHを他方の入力とし、一方の入力電
圧が基準のハイレベル電圧ＶOHより高いとき良の論理信
号「１」を出力する第２のハイレベルアナログ比較器４
Ａと、基準デバイス２の出力を一方の入力とし、基準の
ローレベル電圧ＶOLを他方の入力とし、一方の入力電圧
が基準のローレベル電圧ＶOLより低いとき良の論理信号
「１」を出力する第２のローレベルアナログ比較器４Ｂ
と、第１及び第２のハイレベルアナログ比較器３Ａ・４
Ａの出力の一致・不一致を判定し、一致するとき良の論
理信号「１」を出力する第１のＨｉレベル一致回路５
と、第１及び第２のローレベルアナログ比較器３Ｂ・４
Ｂの出力の一致・不一致を判定し、一致するとき良の論
理信号「１」を出力する第２のＬｏレベル一致回路６
と、第１のＨｉレベル一致回路５及び第２のＬｏレベル
一致回路６の出力の論理レベルが「１」のとき良の論理
信号「１」を出力する総合一致回路７とを備える。
【０００７】
【作用】次にこの発明によるＩＣ検査装置の構成を図１
に示す。図１の１は測定ＤＵＴ、２は基準のデバイス
（以下、基準ＤＵＴという。）、３Ａ・４ＡはＨｉレベ
ルアナログ比較器、３Ｂ・４ＢはＬｏレベルアナログ比
較器、５はＨｉレベル一致回路、６はＬｏレベル一致回
路、７は総合一致回路である。
に示す。図１の１は測定ＤＵＴ、２は基準のデバイス
（以下、基準ＤＵＴという。）、３Ａ・４ＡはＨｉレベ
ルアナログ比較器、３Ｂ・４ＢはＬｏレベルアナログ比
較器、５はＨｉレベル一致回路、６はＬｏレベル一致回
路、７は総合一致回路である。
【０００８】図１で、測定ＤＵＴ１は任意に交換され、
基準ＤＵＴ２は測定ＤＵＴ１と比較する際の基準となる
デバイスで任意に交換できる。
基準ＤＵＴ２は測定ＤＵＴ１と比較する際の基準となる
デバイスで任意に交換できる。
【０００９】Ｈｉレベルアナログ比較器３Ａは、基準の
Ｈｉレベル電圧（以下、ＶOHとする。）と測定ＤＵＴ１
の電圧出力レベルをアナログ比較し、論理信号に変換し
て出力する。Ｌｏレベルアナログ比較器３Ｂは基準のＬ
ｏレベル電圧（以下、ＶOLとする。）と測定ＤＵＴ１の
電圧出力レベルをアナログ比較し、論理信号に変換して
出力する。Ｈｉレベルアナログ比較器４ＡはＶOHと基準
ＤＵＴ２の電圧出力レベルをアナログ比較し、論理信号
に変換して出力する。Ｌｏレベルアナログ比較器４Ｂ
は、ＶOLと基準ＤＵＴ２の電圧出力レベルをアナログ比
較し、論理信号に変換して出力する。
Ｈｉレベル電圧（以下、ＶOHとする。）と測定ＤＵＴ１
の電圧出力レベルをアナログ比較し、論理信号に変換し
て出力する。Ｌｏレベルアナログ比較器３Ｂは基準のＬ
ｏレベル電圧（以下、ＶOLとする。）と測定ＤＵＴ１の
電圧出力レベルをアナログ比較し、論理信号に変換して
出力する。Ｈｉレベルアナログ比較器４ＡはＶOHと基準
ＤＵＴ２の電圧出力レベルをアナログ比較し、論理信号
に変換して出力する。Ｌｏレベルアナログ比較器４Ｂ
は、ＶOLと基準ＤＵＴ２の電圧出力レベルをアナログ比
較し、論理信号に変換して出力する。
【００１０】Ｈｉレベル一致回路５は、Ｈｉレベルアナ
ログ比較器３Ａの論理出力と、Ｈｉレベルアナログ比較
器４Ａの論理出力の一致をとる回路である。Ｌｏレベル
一致回路６はＬｏレベルアナログ比較器３Ｂの論理出力
と、Ｌｏレベルアナログ比較器４Ｂの論理出力の一致を
とる回路である。総合一致回路７は、Ｈｉレベル一致回
路５の論理出力とＬｏレベル一致回路６の論理出力の一
致をとり、測定ＤＵＴ１の論理試験結果を良否判定回路
へ出力する。
ログ比較器３Ａの論理出力と、Ｈｉレベルアナログ比較
器４Ａの論理出力の一致をとる回路である。Ｌｏレベル
一致回路６はＬｏレベルアナログ比較器３Ｂの論理出力
と、Ｌｏレベルアナログ比較器４Ｂの論理出力の一致を
とる回路である。総合一致回路７は、Ｈｉレベル一致回
路５の論理出力とＬｏレベル一致回路６の論理出力の一
致をとり、測定ＤＵＴ１の論理試験結果を良否判定回路
へ出力する。
【００１１】
【実施例】次に図１の論理試験回路の実施例の構成を図
２に示す。図２の１は測定ＤＵＴ、２は基準ＤＵＴ、３
Ａ・３Ｂ・４Ａ・４Ｂはアナログ比較器、５はＨｉレベ
ル一致回路、６はＬｏレベル一致回路、７は総合一致回
路、８はＶOH基準レベル電源、９はＶOL基準レベル電源
である。また、図２の実施例を説明するために、電圧レ
ベル図を図３に、各測定内容による内部回路の出力状態
を表１に示す。
２に示す。図２の１は測定ＤＵＴ、２は基準ＤＵＴ、３
Ａ・３Ｂ・４Ａ・４Ｂはアナログ比較器、５はＨｉレベ
ル一致回路、６はＬｏレベル一致回路、７は総合一致回
路、８はＶOH基準レベル電源、９はＶOL基準レベル電源
である。また、図２の実施例を説明するために、電圧レ
ベル図を図３に、各測定内容による内部回路の出力状態
を表１に示す。
【００１２】
【表１】 テストパターンが測定ＤＵＴ１および基準ＤＵＴ２に印
加されると、測定ＤＵＴ１および基準ＤＵＴ２の出力に
は電圧レベルが現れる。例えば測定ＤＵＴ１のＨｉレベ
ル測定において、Ｈｉレベル出力電圧（以下、ＶOH1 と
する。）が図３の（ａ）の場合、アナログ比較器３Ａ
は、ＶOH1 とＶOHをアナログ比較し、ＶOH 1 ＞ＶOHとな
るので良の論理信号「１」を出力する。アナログ比較器
３Ｂは、ＶOH1 とＶOLをアナログ比較し、ＶOH1 ＞ＶOL
となるので不良の論理信号「０」を出力する。
加されると、測定ＤＵＴ１および基準ＤＵＴ２の出力に
は電圧レベルが現れる。例えば測定ＤＵＴ１のＨｉレベ
ル測定において、Ｈｉレベル出力電圧（以下、ＶOH1 と
する。）が図３の（ａ）の場合、アナログ比較器３Ａ
は、ＶOH1 とＶOHをアナログ比較し、ＶOH 1 ＞ＶOHとな
るので良の論理信号「１」を出力する。アナログ比較器
３Ｂは、ＶOH1 とＶOLをアナログ比較し、ＶOH1 ＞ＶOL
となるので不良の論理信号「０」を出力する。
【００１３】アナログ比較器４Ａは基準ＤＵＴ２のＨｉ
レベル出力電圧（以下、ＶOH2 とする。）とＶOHをアナ
ログ比較し、ＶOH2 ＞ＶOHとなるので良の論理信号
「１」を出力する。アナログ比較器４ＢはＶOH2 とＶOL
をアナログ比較し、ＶOH2 ＞ＶOLとなるので不良の論理
信号「０」を出力する。Ｈｉレベル一致回路５はアナロ
グ比較器３Ａの論理出力１と、アナログ比較器４Ａの論
理出力１を入力とし、両者の論理一致をとり、良の論理
信号「１」を出力する。
レベル出力電圧（以下、ＶOH2 とする。）とＶOHをアナ
ログ比較し、ＶOH2 ＞ＶOHとなるので良の論理信号
「１」を出力する。アナログ比較器４ＢはＶOH2 とＶOL
をアナログ比較し、ＶOH2 ＞ＶOLとなるので不良の論理
信号「０」を出力する。Ｈｉレベル一致回路５はアナロ
グ比較器３Ａの論理出力１と、アナログ比較器４Ａの論
理出力１を入力とし、両者の論理一致をとり、良の論理
信号「１」を出力する。
【００１４】Ｌｏレベル一致回路６はアナログ比較器３
Ｂの論理出力０と、アナログ比較器４Ｂの論理出力０を
入力とし、両者の論理一致をとり、良の論理信号「１」
を出力する。総合一致回路７はＨｉレベル一致回路５の
論理出力１を入力とし、両者の論理一致をとり測定ＤＵ
Ｔ１が良であることをあらわす論理信号「１」を良否判
定回路へ出力する。この状態を表１のに示す。
Ｂの論理出力０と、アナログ比較器４Ｂの論理出力０を
入力とし、両者の論理一致をとり、良の論理信号「１」
を出力する。総合一致回路７はＨｉレベル一致回路５の
論理出力１を入力とし、両者の論理一致をとり測定ＤＵ
Ｔ１が良であることをあらわす論理信号「１」を良否判
定回路へ出力する。この状態を表１のに示す。
【００１５】測定ＤＵＴ１のＨｉレベル測定において、
ＶOH1 が図３の（ｂ）の場合、アナログ比較器３Ａは、
ＶOH1 とＶOHをアナログ比較し、ＶOH1 ＜ＶOHとなるの
で、不良の論理信号「０」を出力する。アナログ比較器
３ＢはＶOH1 とＶOLをアナログ比較し、ＶOH1 ＞ＶOLと
なるので不良の理論信号０を出力する。アナログ比較器
４Ａは、基準ＤＵＴ２のＶOH2 のＶOHをアナログ比較
し、ＶOH2 ＞ＶOHとなるので、良の論理信号「１」を出
力する。
ＶOH1 が図３の（ｂ）の場合、アナログ比較器３Ａは、
ＶOH1 とＶOHをアナログ比較し、ＶOH1 ＜ＶOHとなるの
で、不良の論理信号「０」を出力する。アナログ比較器
３ＢはＶOH1 とＶOLをアナログ比較し、ＶOH1 ＞ＶOLと
なるので不良の理論信号０を出力する。アナログ比較器
４Ａは、基準ＤＵＴ２のＶOH2 のＶOHをアナログ比較
し、ＶOH2 ＞ＶOHとなるので、良の論理信号「１」を出
力する。
【００１６】アナログ比較器４Ｂは基準ＤＵＴ２のＶ
OH2 とＶOLをアナログ比較し、ＶOH2＞ＶOLとなるの
で、不良の論理信号「０」を出力する。Ｈｉレベル一致
回路５はアナログ比較器３Ａの論理出力０とアナログ比
較器４Ａの論理出力１を入力とし、両者の論理一致を取
り、不良の論理信号「０」を出力する。Ｌｏレベル一致
回路６は、アナログ比較器３Ｂの論理出力０とアナログ
比較器４Ｂの論理出力０を入力とし、両者の論理一致を
とり良の論理信号「１」を出力する。
OH2 とＶOLをアナログ比較し、ＶOH2＞ＶOLとなるの
で、不良の論理信号「０」を出力する。Ｈｉレベル一致
回路５はアナログ比較器３Ａの論理出力０とアナログ比
較器４Ａの論理出力１を入力とし、両者の論理一致を取
り、不良の論理信号「０」を出力する。Ｌｏレベル一致
回路６は、アナログ比較器３Ｂの論理出力０とアナログ
比較器４Ｂの論理出力０を入力とし、両者の論理一致を
とり良の論理信号「１」を出力する。
【００１７】総合一致回路７はＨｉレベル一致回路５の
論理出力０とＬｏレベル一致回路６の論理出力１を入力
とし、両者の論理一致をとり、測定ＤＵＴ１が不良であ
ることをあらわす論理信号「０」を良否判定回路へ出力
する。この状態を表１のに示す。測定ＤＵＴ１のＨｉ
レベル測定において、ＶOH1 が図３の（ｃ）の場合も、
測定ＤＵＴ１は不良であることがわかる。この状態を表
１のに示す。同様に、測定ＤＵＴ１のＬｏレベル測
定、中間レベル測定にもついても、表１に示すように総
合一致回路７の出力が確定する。
論理出力０とＬｏレベル一致回路６の論理出力１を入力
とし、両者の論理一致をとり、測定ＤＵＴ１が不良であ
ることをあらわす論理信号「０」を良否判定回路へ出力
する。この状態を表１のに示す。測定ＤＵＴ１のＨｉ
レベル測定において、ＶOH1 が図３の（ｃ）の場合も、
測定ＤＵＴ１は不良であることがわかる。この状態を表
１のに示す。同様に、測定ＤＵＴ１のＬｏレベル測
定、中間レベル測定にもついても、表１に示すように総
合一致回路７の出力が確定する。
【００１８】
【発明の効果】この発明によれば、ＩＣ検査装置の論理
試験において、期待パターンメモリを使用せず、測定Ｄ
ＵＴの出力パターンをＨｉレベル、Ｌｏレベルおよび中
間レベルの３値で比較することができる。
試験において、期待パターンメモリを使用せず、測定Ｄ
ＵＴの出力パターンをＨｉレベル、Ｌｏレベルおよび中
間レベルの３値で比較することができる。
【図１】この発明によるＩＣ検査装置の回路構成図であ
る。
る。
【図２】図１の具体的な回路構成図である。
【図３】図２を説明するための電圧レベル図である。
【図４】従来のＩＣ検査装置におけるＩＣの論理試験の
回路構成図である。
回路構成図である。
１ 測定ＤＵＴ ２ 基準ＤＵＴ ３Ａ・４Ａ Ｈｉレベルアナログ比較器 ３Ｂ・４Ｂ Ｌｏレベルアナログ比較器 ５ Ｈｉレベル一致回路 ６ Ｌｏレベル一致回路 ７ 総合一致回路
Claims (1)
- 【請求項１】 同一のテストパターンがそれぞれ入力さ
れる被測定デバイス(1) と基準デバイス(2) とを備え、
被測定デバイス(1) と基準デバイス(2) の出力の一致・
不一致を判定することにより被測定デバイス(1) の良否
を判定するＩＣ検査装置において、 被測定デバイス(1) の出力を一方の入力とし、基準のハ
イレベル電圧(VOH) を他方の入力とし、一方の入力電圧
が基準のハイレベル電圧(VOH) より高いとき良の論理信
号「１」を出力する第１のハイレベルアナログ比較器(3
A)と、 被測定デバイス(1) の出力を一方の入力とし、基準のロ
ーレベル電圧(VOL) を他方の入力とし、一方の入力電圧
が前記基準のローレベル電圧(VOL) より低いとき良の論
理信号「１」を出力する第１のローレベルアナログ比較
器(3B)と、 基準デバイス(2) の出力を一方の入力とし、基準のハイ
レベル電圧(VOH) を他方の入力とし、一方の入力電圧が
基準のハイレベル電圧(VOH) より高いとき良の論理信号
「１」を出力する第２のハイレベルアナログ比較器(4A)
と、 基準デバイス(2) の出力を一方の入力とし、基準のロー
レベル電圧(VOL) を他方の入力とし、一方の入力電圧が
基準のローレベル電圧(VOL) より低いとき良の論理信号
「１」を出力する第２のローレベルアナログ比較器(4B)
と、 第１のハイレベルアナログ比較器(3A)及び第２のハイレ
ベルアナログ比較器(4A)の出力の一致・不一致を判定
し、一致するとき良の論理信号「１」を出力する第１の
Ｈｉレベル一致回路(5) と、 第１のローレベルアナログ比較器(3B)及び第２のローレ
ベルアナログ比較器(4B)の出力の一致・不一致を判定
し、一致するとき良の論理信号「１」を出力する第２の
Ｌｏレベル一致回路(6) と、 第１のＨｉレベル一致回路(5) 及び第２のＬｏレベル一
致回路(6) の出力の論理レベルが「１」のとき良の論理
信号「１」を出力する総合一致回路(7) とを備えること
を特徴とするＩＣ検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5095288A JPH06289104A (ja) | 1993-03-30 | 1993-03-30 | Ｉｃ検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5095288A JPH06289104A (ja) | 1993-03-30 | 1993-03-30 | Ｉｃ検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06289104A true JPH06289104A (ja) | 1994-10-18 |
Family
ID=14133595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5095288A Pending JPH06289104A (ja) | 1993-03-30 | 1993-03-30 | Ｉｃ検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06289104A (ja) |
-
1993
- 1993-03-30 JP JP5095288A patent/JPH06289104A/ja active Pending
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