JPH06282563A - 高速フーリエ変換演算装置 - Google Patents
高速フーリエ変換演算装置Info
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- JPH06282563A JPH06282563A JP6850093A JP6850093A JPH06282563A JP H06282563 A JPH06282563 A JP H06282563A JP 6850093 A JP6850093 A JP 6850093A JP 6850093 A JP6850093 A JP 6850093A JP H06282563 A JPH06282563 A JP H06282563A
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Abstract
(57)【要約】
【目的】 データの並べ替えの不要なＦＦＴ演算装置を
提供する。 【構成】 ＦＦＴ演算処理されるべきデータの配置され
るメモリ・バッファ１’を具備し、メモリ・バッファ
１’の列アドレスＣＡ1 ＣＡ0 の組と行アドレスＲＡ1
ＲＡ0 の組とをそのまま入れ替えて列アドレスの組ＣＡ
1 ＣＡ0 を行アドレスの組とすると共に行アドレスの組
ＣＡ1 ＣＡ0 を列アドレスの組とするアドレスを発生す
るアドレス・マルチプレクサ２０、２１を具備し、アド
レス・マルチプレクサ２０、２１の出力アドレスにより
メモリ・バッファ１’からデータをサンプリングしてこ
れにＦＦＴ演算処理を施すＦＦＴ演算装置。
提供する。 【構成】 ＦＦＴ演算処理されるべきデータの配置され
るメモリ・バッファ１’を具備し、メモリ・バッファ
１’の列アドレスＣＡ1 ＣＡ0 の組と行アドレスＲＡ1
ＲＡ0 の組とをそのまま入れ替えて列アドレスの組ＣＡ
1 ＣＡ0 を行アドレスの組とすると共に行アドレスの組
ＣＡ1 ＣＡ0 を列アドレスの組とするアドレスを発生す
るアドレス・マルチプレクサ２０、２１を具備し、アド
レス・マルチプレクサ２０、２１の出力アドレスにより
メモリ・バッファ１’からデータをサンプリングしてこ
れにＦＦＴ演算処理を施すＦＦＴ演算装置。
Description
【０００１】
【産業上の利用分野】この発明は、高速フーリエ変換
（以下、ＦＦＴ、と称す）演算装置に関し、特に、ポイ
ント数ｎ（ｎ：正の整数）のＦＦＴ演算を実行して実効
的にポイント数ｎ2 のＦＦＴ演算を実行したことに相当
するするＦＦＴ演算装置に関する。
（以下、ＦＦＴ、と称す）演算装置に関し、特に、ポイ
ント数ｎ（ｎ：正の整数）のＦＦＴ演算を実行して実効
的にポイント数ｎ2 のＦＦＴ演算を実行したことに相当
するするＦＦＴ演算装置に関する。
【０００２】
【従来の技術】従来例を図３を参照して説明する。図３
に示されるＦＦＴ演算装置はポイント数ｎ＝４とし、実
効的にポイント数１６のＦＦＴ演算を実行するＦＦＴ演
算装置の例である。このＦＦＴ演算装置は、メモリ１に
順に格納されるｘ00、ｘ01、ｘ02、ｘ03、ｘ04、ｘ05、
ｘ06、ｘ07、ｘ08、ｘ09、ｘ10、ｘ11、ｘ12、ｘ13、ｘ
14、ｘ15という１６個のデータをステップ１において４
ポイントおきにサンプリングし、４ポイントＦＦＴ演算
した結果であるｘ00' 、ｘ04' 、ｘ08' 、ｘ12' 、
ｘ01' 、ｘ05' 、ｘ09' 、ｘ13' 、ｘ02' 、ｘ06' 、ｘ
10' 、ｘ14' 、ｘ03' 、ｘ07' 、ｘ11' 、ｘ15' をその
まま１ポイントおきにメモリ２に格納する。
に示されるＦＦＴ演算装置はポイント数ｎ＝４とし、実
効的にポイント数１６のＦＦＴ演算を実行するＦＦＴ演
算装置の例である。このＦＦＴ演算装置は、メモリ１に
順に格納されるｘ00、ｘ01、ｘ02、ｘ03、ｘ04、ｘ05、
ｘ06、ｘ07、ｘ08、ｘ09、ｘ10、ｘ11、ｘ12、ｘ13、ｘ
14、ｘ15という１６個のデータをステップ１において４
ポイントおきにサンプリングし、４ポイントＦＦＴ演算
した結果であるｘ00' 、ｘ04' 、ｘ08' 、ｘ12' 、
ｘ01' 、ｘ05' 、ｘ09' 、ｘ13' 、ｘ02' 、ｘ06' 、ｘ
10' 、ｘ14' 、ｘ03' 、ｘ07' 、ｘ11' 、ｘ15' をその
まま１ポイントおきにメモリ２に格納する。
【０００３】ステップ２においては、ステップ１におい
て得られた上述の演算結果についてステップ１と同様に
４ポイントおきにサンプリングして４ポイントＦＦＴ演
算を実行する。この演算結果を４ポイントおきにメモリ
３に格納する。メモリ３に格納される実効的にポイント
数１６のＦＦＴ演算された結果はＸ00、Ｘ01、Ｘ02、Ｘ
03、Ｘ04、Ｘ05、Ｘ06、Ｘ07、Ｘ08、Ｘ09、Ｘ10、
Ｘ11、Ｘ12、Ｘ13、Ｘ14、Ｘ15という１６個のデータで
ある。なお、ステップ１およびステップ２が終了したと
ころで、結局、ポイント数４として実効的にポイント数
１６（＝４2 ）のＦＦＴ演算が終了したこととなるので
あるが、この説明は省略する。
て得られた上述の演算結果についてステップ１と同様に
４ポイントおきにサンプリングして４ポイントＦＦＴ演
算を実行する。この演算結果を４ポイントおきにメモリ
３に格納する。メモリ３に格納される実効的にポイント
数１６のＦＦＴ演算された結果はＸ00、Ｘ01、Ｘ02、Ｘ
03、Ｘ04、Ｘ05、Ｘ06、Ｘ07、Ｘ08、Ｘ09、Ｘ10、
Ｘ11、Ｘ12、Ｘ13、Ｘ14、Ｘ15という１６個のデータで
ある。なお、ステップ１およびステップ２が終了したと
ころで、結局、ポイント数４として実効的にポイント数
１６（＝４2 ）のＦＦＴ演算が終了したこととなるので
あるが、この説明は省略する。
【０００４】
【発明が解決しようとする課題】以上のＦＦＴ演算は、
ステップ１およびステップ２の双方において演算される
べきデータの並べ換えを頻繁に実行しなければならな
い。即ち、図３のステップ１において、データが順にｘ
00ないしｘ15と整列しているところ、これらをサンプリ
ングするに際してｘ00、ｘ04、ｘ08、ｘ12、というデー
タの並べ換えを実行し、同様にｘ01、ｘ05、ｘ09、ｘ13
という並べ換え、ｘ02、ｘ06、ｘ10、ｘ14という並べ換
え、ｘ03、ｘ07、ｘ11、ｘ15という並べ換えを実効す
る。ステップ２においても、１６個のデータｘ00' 、ｘ
04' 、ｘ08' 、ｘ12' 、ｘ01' 、ｘ05'、ｘ09' 、ｘ13'
、ｘ02' 、ｘ06' 、ｘ10' 、ｘ14' 、ｘ03' 、ｘ07'
、ｘ11'、ｘ15' について、これらをサンプリングする
に際してステップ１と同様の並べ換えを実効する必要が
ある。ステップ２においては、更に、ＦＦＴ演算した結
果をメモリに４ポイントおきに格納するというデータの
並べ換えも必要である。
ステップ１およびステップ２の双方において演算される
べきデータの並べ換えを頻繁に実行しなければならな
い。即ち、図３のステップ１において、データが順にｘ
00ないしｘ15と整列しているところ、これらをサンプリ
ングするに際してｘ00、ｘ04、ｘ08、ｘ12、というデー
タの並べ換えを実行し、同様にｘ01、ｘ05、ｘ09、ｘ13
という並べ換え、ｘ02、ｘ06、ｘ10、ｘ14という並べ換
え、ｘ03、ｘ07、ｘ11、ｘ15という並べ換えを実効す
る。ステップ２においても、１６個のデータｘ00' 、ｘ
04' 、ｘ08' 、ｘ12' 、ｘ01' 、ｘ05'、ｘ09' 、ｘ13'
、ｘ02' 、ｘ06' 、ｘ10' 、ｘ14' 、ｘ03' 、ｘ07'
、ｘ11'、ｘ15' について、これらをサンプリングする
に際してステップ１と同様の並べ換えを実効する必要が
ある。ステップ２においては、更に、ＦＦＴ演算した結
果をメモリに４ポイントおきに格納するというデータの
並べ換えも必要である。
【０００５】上述のデータの並べ換えに要する時間は、
全ＦＦＴ演算処理時間において無視し得ない程の大きな
割合を占める。この発明は、ポイント数ｎのＦＦＴ演算
により実効的にポイント数ｎ2 のＦＦＴ演算を実行する
に際してデータの並べ換えをは不要としてＦＦＴ演算処
理をより高速とするものである。
全ＦＦＴ演算処理時間において無視し得ない程の大きな
割合を占める。この発明は、ポイント数ｎのＦＦＴ演算
により実効的にポイント数ｎ2 のＦＦＴ演算を実行する
に際してデータの並べ換えをは不要としてＦＦＴ演算処
理をより高速とするものである。
【０００６】
【課題を解決するための手段】ＦＦＴ演算処理されるべ
きデータの配置されるメモリ・バッファ１’を具備し、
メモリ・バッファ１’の列アドレスＣＡの組と行アドレ
スＲＡの組とをそのまま入れ替えて列アドレスの組ＣＡ
を行アドレスの組とすると共に行アドレスの組ＲＡを列
アドレスの組とするアドレスを発生するアドレス・マル
チプレクサ２０、２１を具備し、アドレス・マルチプレ
クサの出力アドレスによりメモリ・バッファ１’からデ
ータをサンプリングしてこれにＦＦＴ演算処理を施すＦ
ＦＴ演算装置を構成した。
きデータの配置されるメモリ・バッファ１’を具備し、
メモリ・バッファ１’の列アドレスＣＡの組と行アドレ
スＲＡの組とをそのまま入れ替えて列アドレスの組ＣＡ
を行アドレスの組とすると共に行アドレスの組ＲＡを列
アドレスの組とするアドレスを発生するアドレス・マル
チプレクサ２０、２１を具備し、アドレス・マルチプレ
クサの出力アドレスによりメモリ・バッファ１’からデ
ータをサンプリングしてこれにＦＦＴ演算処理を施すＦ
ＦＴ演算装置を構成した。
【０００７】
【実施例】この発明の実施例を図１および図２を参照し
て説明する。図１は列アドレスＣＡの組と行アドレスＲ
Ａの組とに着目してこの２組のアドレスを入れ替えて列
アドレスの組ＣＡを行アドレスの組とすると共に行アド
レスの組ＲＡを列アドレスの組とするアドレスを発生す
る構成を説明する図である。この構成は、ポイント数を
４として実効的に１６ポイントＦＦＴ演算を実行するＦ
ＦＴ演算装置を構成するのに必要とされる構成である。
て説明する。図１は列アドレスＣＡの組と行アドレスＲ
Ａの組とに着目してこの２組のアドレスを入れ替えて列
アドレスの組ＣＡを行アドレスの組とすると共に行アド
レスの組ＲＡを列アドレスの組とするアドレスを発生す
る構成を説明する図である。この構成は、ポイント数を
４として実効的に１６ポイントＦＦＴ演算を実行するＦ
ＦＴ演算装置を構成するのに必要とされる構成である。
【０００８】ＦＦＴ演算処理されるべき１６個のデータ
ｘ00、ｘ01、ｘ02、ｘ03、ｘ04、ｘ 05、ｘ06、ｘ07、ｘ
08、ｘ09、ｘ10、ｘ11、ｘ12、ｘ13、ｘ14、ｘ15は、図
１に示される如く４×４のメモリ・バッファ１’に図示
される通りに配置されているものする。図１において、
Ａ00、Ａ01、Ａ02、Ａ03はアドレス・ラインを示す。Ｒ
Ａ1 およびＲＡ0 は行アドレス、ＣＡ1 およびＣＡ0 は
列アドレスである。
ｘ00、ｘ01、ｘ02、ｘ03、ｘ04、ｘ 05、ｘ06、ｘ07、ｘ
08、ｘ09、ｘ10、ｘ11、ｘ12、ｘ13、ｘ14、ｘ15は、図
１に示される如く４×４のメモリ・バッファ１’に図示
される通りに配置されているものする。図１において、
Ａ00、Ａ01、Ａ02、Ａ03はアドレス・ラインを示す。Ｒ
Ａ1 およびＲＡ0 は行アドレス、ＣＡ1 およびＣＡ0 は
列アドレスである。
【０００９】図２（ａ）において、Ａ3 Ａ2 Ａ1 Ａ0 は
４ポイントＦＦＴ演算装置１０のアドレス出力を示し、
アドレス出力の各組それぞれにデータｘが対応する。図
１において、マルチプレクサ２０、２１がセレクト入力
Ａを受信している場合、行アドレスＲＡ1 、ＲＡ0 およ
び列アドレスＣＡ1 、ＣＡ0 は図２（ｂ）に示される通
りである。そして、セレクト入力Ａを受信している場
合、行アドレスＲＡ1 、ＲＡ0 および列アドレスＣ
Ａ1 、ＣＡ0 は図２（ｃ）に示される通りである。
４ポイントＦＦＴ演算装置１０のアドレス出力を示し、
アドレス出力の各組それぞれにデータｘが対応する。図
１において、マルチプレクサ２０、２１がセレクト入力
Ａを受信している場合、行アドレスＲＡ1 、ＲＡ0 およ
び列アドレスＣＡ1 、ＣＡ0 は図２（ｂ）に示される通
りである。そして、セレクト入力Ａを受信している場
合、行アドレスＲＡ1 、ＲＡ0 および列アドレスＣ
Ａ1 、ＣＡ0 は図２（ｃ）に示される通りである。
【００１０】ここで、図２（ｂ）に示されるアドレスと
図２（ｃ）に示されるアドレスとの間の関係について考
慮してみる。即ち、列アドレスＣＡ1 、ＣＡ0 の組と行
アドレスＲＡ1 、ＲＡ0 の組とに着目し、この２組をそ
のまま入れ替えて列アドレスの組ＣＡ1 、ＣＡ0 を行ア
ドレスの組とすると共に行アドレスの組ＲＡ1 、ＲＡ 0
を列アドレスの組とするアドレスについて考慮する。
図２（ｃ）に示されるアドレスとの間の関係について考
慮してみる。即ち、列アドレスＣＡ1 、ＣＡ0 の組と行
アドレスＲＡ1 、ＲＡ0 の組とに着目し、この２組をそ
のまま入れ替えて列アドレスの組ＣＡ1 、ＣＡ0 を行ア
ドレスの組とすると共に行アドレスの組ＲＡ1 、ＲＡ 0
を列アドレスの組とするアドレスについて考慮する。
【００１１】図２（ｂ）におけるアドレスＲＡ1 、ＲＡ
0 、ＣＡ1 、ＣＡ0 と列アドレスＣＡ1 、ＣＡ0 の組と
行アドレスＲＡ1 、ＲＡ0 の組をそのまま入れ替えた図
２（ｃ）のアドレスＣＡ1 、ＣＡ0 、ＲＡ1 、ＲＡ0 と
を比較してみるに、例えばデータｘ00のアドレスである
ＣＡ1 ＣＡ0 ＲＡ1 ＲＡ0 ＝００００について、ＲＡ 1
ＲＡ0 の組とＣＡ1 ＣＡ0 の組とをそのまま入れ替えれ
ば、ＲＡ1 ＲＡ0 ＣＡ 1 ＣＡ0 ＝００００であって両者
は等しく、これは図２（ｂ）のデータｘ00に相当する。
次に、ｘ01のアドレスであるＣＡ1 ＣＡ0 ＲＡ1 ＲＡ0
＝０００１についてみると、ＲＡ1 ＲＡ0 の組とＣＡ1
ＣＡ0 の組とをそのまま入れ替えれば、ＲＡ1 ＲＡ0 Ｃ
Ａ1 ＣＡ0 ＝０１００であって、これは図２（ｂ）のデ
ータｘ04に相当する。ｘ02のアドレスであるＣＡ1 ＣＡ
0 ＲＡ1 ＲＡ0 ＝００１０について、ＲＡ1 ＲＡ0 の組
とＣＡ1 ＣＡ0 の組とをそのまま入れ替えれば、ＲＡ1
ＲＡ0 ＣＡ1 ＣＡ0 ＝１０００であって、これは図２
（ｂ）のデータｘ08に相当する。以下、同様である。
0 、ＣＡ1 、ＣＡ0 と列アドレスＣＡ1 、ＣＡ0 の組と
行アドレスＲＡ1 、ＲＡ0 の組をそのまま入れ替えた図
２（ｃ）のアドレスＣＡ1 、ＣＡ0 、ＲＡ1 、ＲＡ0 と
を比較してみるに、例えばデータｘ00のアドレスである
ＣＡ1 ＣＡ0 ＲＡ1 ＲＡ0 ＝００００について、ＲＡ 1
ＲＡ0 の組とＣＡ1 ＣＡ0 の組とをそのまま入れ替えれ
ば、ＲＡ1 ＲＡ0 ＣＡ 1 ＣＡ0 ＝００００であって両者
は等しく、これは図２（ｂ）のデータｘ00に相当する。
次に、ｘ01のアドレスであるＣＡ1 ＣＡ0 ＲＡ1 ＲＡ0
＝０００１についてみると、ＲＡ1 ＲＡ0 の組とＣＡ1
ＣＡ0 の組とをそのまま入れ替えれば、ＲＡ1 ＲＡ0 Ｃ
Ａ1 ＣＡ0 ＝０１００であって、これは図２（ｂ）のデ
ータｘ04に相当する。ｘ02のアドレスであるＣＡ1 ＣＡ
0 ＲＡ1 ＲＡ0 ＝００１０について、ＲＡ1 ＲＡ0 の組
とＣＡ1 ＣＡ0 の組とをそのまま入れ替えれば、ＲＡ1
ＲＡ0 ＣＡ1 ＣＡ0 ＝１０００であって、これは図２
（ｂ）のデータｘ08に相当する。以下、同様である。
【００１２】以上を要約するに、ＣＡ1 ＣＡ0 ＲＡ1 Ｒ
Ａ0 ＝００００、０００１、００１０・・・１１１１と
いう様に順次にアドレス指定した場合、列アドレスＲＡ
1 ＲＡ0 の組と行アドレスＣＡ1 ＣＡ0 の組とをそのま
ま入れ替えてアドレスＲＡ1ＲＡ0 ＣＡ1 ＣＡ0 を構成
すると、上述の順次のアドレス指定は、ＲＡ1 ＲＡ0Ｃ
Ａ1 ＣＡ0 ＝００００、０１００、１０００・・・１１
１１１という４ポイントおきのアドレス指定をしたこと
に相当するに到る。即ち、列アドレスＣＡ1 ＣＡ0 の組
と行アドレスＲＡ1 ＲＡ0 の組とをそのまま入れ替えて
アドレスＲＡ1ＲＡ0 ＣＡ1 ＣＡ0 を構成するというこ
とは、順次にデータｘ00、ｘ01、ｘ02・・・・ｘ14、ｘ
15とアドレス指定したつもりが、ｘ00、ｘ04、ｘ08、ｘ
12、ｘ01、ｘ05、ｘ09、ｘ13、ｘ02、ｘ06、ｘ10、
ｘ14、ｘ03、ｘ07、ｘ11、ｘ15という順に４ポイントお
きのアドレス指定をしたことに相当するということであ
る。
Ａ0 ＝００００、０００１、００１０・・・１１１１と
いう様に順次にアドレス指定した場合、列アドレスＲＡ
1 ＲＡ0 の組と行アドレスＣＡ1 ＣＡ0 の組とをそのま
ま入れ替えてアドレスＲＡ1ＲＡ0 ＣＡ1 ＣＡ0 を構成
すると、上述の順次のアドレス指定は、ＲＡ1 ＲＡ0Ｃ
Ａ1 ＣＡ0 ＝００００、０１００、１０００・・・１１
１１１という４ポイントおきのアドレス指定をしたこと
に相当するに到る。即ち、列アドレスＣＡ1 ＣＡ0 の組
と行アドレスＲＡ1 ＲＡ0 の組とをそのまま入れ替えて
アドレスＲＡ1ＲＡ0 ＣＡ1 ＣＡ0 を構成するというこ
とは、順次にデータｘ00、ｘ01、ｘ02・・・・ｘ14、ｘ
15とアドレス指定したつもりが、ｘ00、ｘ04、ｘ08、ｘ
12、ｘ01、ｘ05、ｘ09、ｘ13、ｘ02、ｘ06、ｘ10、
ｘ14、ｘ03、ｘ07、ｘ11、ｘ15という順に４ポイントお
きのアドレス指定をしたことに相当するということであ
る。
【００１３】この発明は列アドレスＣＡ1 ＣＡ0 の組と
行アドレスＲＡ1 ＲＡ0 の組とをそのまま入れ替えるア
ドレス指定を図３に示されるＦＦＴ演算装置に適用する
ことにより構成されたものである。この発明ＦＦＴ演算
装置は、ＦＦＴ演算処理されるべきデータを図１に示さ
れる如くメモリ・バッファ１’に図示される通りに順次
に配置する。次いで、メモリ・バッファ１’に図示され
る通りに配置されたデータを列アドレスＣＡ1 ＣＡ 0 の
組と行アドレスＲＡ1 ＲＡ0 の組とをそのまま入れ替え
る上述のアドレス指定によりサンプリングしてステップ
１のＦＦＴ演算処理を実行する。ステップ１のＦＦＴ演
算処理結果を例えばメモリ・バッファ１’と同様のメモ
リ・バッファ２’の対応するアドレスに配置する。メモ
リ・バッファ２’に図示される通りに配置されたステッ
プ１のＦＦＴ演算処理結果のデータを、同様に、列アド
レスＣＡ1 ＣＡ0 の組と行アドレスＲＡ1 ＲＡ0 の組と
をそのまま入れ替える上述のアドレス指定によりサンプ
リングしてステップ２のＦＦＴ演算処理を実行し、これ
をメモリに記憶する。
行アドレスＲＡ1 ＲＡ0 の組とをそのまま入れ替えるア
ドレス指定を図３に示されるＦＦＴ演算装置に適用する
ことにより構成されたものである。この発明ＦＦＴ演算
装置は、ＦＦＴ演算処理されるべきデータを図１に示さ
れる如くメモリ・バッファ１’に図示される通りに順次
に配置する。次いで、メモリ・バッファ１’に図示され
る通りに配置されたデータを列アドレスＣＡ1 ＣＡ 0 の
組と行アドレスＲＡ1 ＲＡ0 の組とをそのまま入れ替え
る上述のアドレス指定によりサンプリングしてステップ
１のＦＦＴ演算処理を実行する。ステップ１のＦＦＴ演
算処理結果を例えばメモリ・バッファ１’と同様のメモ
リ・バッファ２’の対応するアドレスに配置する。メモ
リ・バッファ２’に図示される通りに配置されたステッ
プ１のＦＦＴ演算処理結果のデータを、同様に、列アド
レスＣＡ1 ＣＡ0 の組と行アドレスＲＡ1 ＲＡ0 の組と
をそのまま入れ替える上述のアドレス指定によりサンプ
リングしてステップ２のＦＦＴ演算処理を実行し、これ
をメモリに記憶する。
【００１４】図１を参照するに、１０は４ポイントＦＦ
Ｔ演算装置であり、これから計４本のアドレス線Ａ0 、
Ａ1 、Ａ2 、Ａ3 が引き出されている。２０は列アドレ
ス・マルチプレクサ、２１は行アドレス・マルチプレク
サであり、それぞれ２個の２to１マルチプレクサを具備
している。２to１マルチプレクサは、セレクト端子Ａ／
Ｂに入力されるセレクト信号によりＡ入力端子およびＢ
入力端子を出力端子Ｘに切り替え接続する。アドレス線
Ａ0 は列アドレス・マルチプレクサ２０の上側２to１マ
ルチプレクサのＡ入力端子と行アドレス・マルチプレク
サ２１の上側２to１マルチプレクサのＢ入力端子に割り
当てられている。アドレス線Ａ1 は列アドレス・マルチ
プレクサ２０の下側２to１マルチプレクサのＡ入力端子
と行アドレス・マルチプレクサ２１の下側２to１マルチ
プレクサのＢ入力端子に割り当てられている。アドレス
線Ａ2 は列アドレス・マルチプレクサ２０の上側２to１
マルチプレクサのＢ入力端子と行アドレス・マルチプレ
クサ２１の上側２to１マルチプレクサのＡ入力端子に割
り当てられている。そして、アドレス線Ａ3 は列アドレ
ス・マルチプレクサ２０の下側２to１マルチプレクサの
Ｂ入力端子と行アドレス・マルチプレクサ２１の下側２
to１マルチプレクサのＡ入力端子に割り当てられてい
る。 列アドレス・マルチプレクサ２０の上側２to１マ
ルチプレクサの出力ＣＡ0 は列アドレスの１桁目を指定
し、列アドレス・マルチプレクサ２０の下側２to１マル
チプレクサの出力ＣＡ1 は列アドレスの２桁目を指定す
る。行アドレス・マルチプレクサ２１の上側２to１マル
チプレクサの出力ＲＡ0 は行アドレスの１桁目を指定
し、行アドレス・マルチプレクサ２１の下側２to１マル
チプレクサの出力ＲＡ1 は行アドレスの２桁目を指定す
る。
Ｔ演算装置であり、これから計４本のアドレス線Ａ0 、
Ａ1 、Ａ2 、Ａ3 が引き出されている。２０は列アドレ
ス・マルチプレクサ、２１は行アドレス・マルチプレク
サであり、それぞれ２個の２to１マルチプレクサを具備
している。２to１マルチプレクサは、セレクト端子Ａ／
Ｂに入力されるセレクト信号によりＡ入力端子およびＢ
入力端子を出力端子Ｘに切り替え接続する。アドレス線
Ａ0 は列アドレス・マルチプレクサ２０の上側２to１マ
ルチプレクサのＡ入力端子と行アドレス・マルチプレク
サ２１の上側２to１マルチプレクサのＢ入力端子に割り
当てられている。アドレス線Ａ1 は列アドレス・マルチ
プレクサ２０の下側２to１マルチプレクサのＡ入力端子
と行アドレス・マルチプレクサ２１の下側２to１マルチ
プレクサのＢ入力端子に割り当てられている。アドレス
線Ａ2 は列アドレス・マルチプレクサ２０の上側２to１
マルチプレクサのＢ入力端子と行アドレス・マルチプレ
クサ２１の上側２to１マルチプレクサのＡ入力端子に割
り当てられている。そして、アドレス線Ａ3 は列アドレ
ス・マルチプレクサ２０の下側２to１マルチプレクサの
Ｂ入力端子と行アドレス・マルチプレクサ２１の下側２
to１マルチプレクサのＡ入力端子に割り当てられてい
る。 列アドレス・マルチプレクサ２０の上側２to１マ
ルチプレクサの出力ＣＡ0 は列アドレスの１桁目を指定
し、列アドレス・マルチプレクサ２０の下側２to１マル
チプレクサの出力ＣＡ1 は列アドレスの２桁目を指定す
る。行アドレス・マルチプレクサ２１の上側２to１マル
チプレクサの出力ＲＡ0 は行アドレスの１桁目を指定
し、行アドレス・マルチプレクサ２１の下側２to１マル
チプレクサの出力ＲＡ1 は行アドレスの２桁目を指定す
る。
【００１５】図１において、列アドレス・マルチプレク
サ２０および行アドレス・マルチプレクサ２１がＡセレ
クト信号によりセレクト端子Ａが出力端子Ｘに選択接続
されている場合、アドレス指定は図２（ｂ）に示される
通りとなる。そして、列アドレス・マルチプレクサ２０
および行アドレス・マルチプレクサ２１がＢセレクト信
号によりセレクト端子Ｂが出力端子Ｘに選択接続されて
いる場合、アドレス指定は図２（ｃ）に示される通りと
なる。
サ２０および行アドレス・マルチプレクサ２１がＡセレ
クト信号によりセレクト端子Ａが出力端子Ｘに選択接続
されている場合、アドレス指定は図２（ｂ）に示される
通りとなる。そして、列アドレス・マルチプレクサ２０
および行アドレス・マルチプレクサ２１がＢセレクト信
号によりセレクト端子Ｂが出力端子Ｘに選択接続されて
いる場合、アドレス指定は図２（ｃ）に示される通りと
なる。
【００１６】この発明は、図１においてＢセレクト信号
によりセレクト端子Ｂが出力端子Ｘに選択接続せしめ、
列アドレスＣＡ1 ＣＡ0 の組と行アドレスＲＡ1 ＲＡ0
の組とをそのまま入れ替えてアドレスＲＡ1 ＲＡ0 ＣＡ
1 ＣＡ0 を構成することにより、順次にデータｘ00、ｘ
01、ｘ02・・・・ｘ14、ｘ15とアドレス指定したつもり
が、ｘ00、ｘ04、ｘ08、ｘ12、ｘ01、ｘ05、ｘ09、
ｘ13、ｘ02、ｘ06、ｘ10、ｘ14、ｘ03、ｘ07、ｘ11、ｘ
15の順に４ポイントおきのアドレス指定をする。
によりセレクト端子Ｂが出力端子Ｘに選択接続せしめ、
列アドレスＣＡ1 ＣＡ0 の組と行アドレスＲＡ1 ＲＡ0
の組とをそのまま入れ替えてアドレスＲＡ1 ＲＡ0 ＣＡ
1 ＣＡ0 を構成することにより、順次にデータｘ00、ｘ
01、ｘ02・・・・ｘ14、ｘ15とアドレス指定したつもり
が、ｘ00、ｘ04、ｘ08、ｘ12、ｘ01、ｘ05、ｘ09、
ｘ13、ｘ02、ｘ06、ｘ10、ｘ14、ｘ03、ｘ07、ｘ11、ｘ
15の順に４ポイントおきのアドレス指定をする。
【００１７】この発明のＦＦＴ演算処理は２n ×２n ポ
イント（ｎ：正の整数）のデータに適用することができ
る。
イント（ｎ：正の整数）のデータに適用することができ
る。
【００１８】
【発明の効果】この発明は、図３に示されるＦＦＴ演算
処理に図１に示されるＦＦＴ演算装置を適用し、ポイン
ト数ｎのＦＦＴ演算により実効的にポイント数ｎ2 のＦ
ＦＴ演算を実行するに際してデータの並べ換えは不要と
なり、その結果ＦＦＴ演算処理をより高速とする。
処理に図１に示されるＦＦＴ演算装置を適用し、ポイン
ト数ｎのＦＦＴ演算により実効的にポイント数ｎ2 のＦ
ＦＴ演算を実行するに際してデータの並べ換えは不要と
なり、その結果ＦＦＴ演算処理をより高速とする。
【図１】この発明の実施例を説明する図。
【図２】アドレス出力を示す図。
【図３】従来例を説明する図。
１’ メモリ・バッファ ＣＡ1 ＣＡ0 列アドレスの組 ＲＡ1 ＲＡ0 行アドレスの組 ２０ マルチプレクサ ２１ マルチプレクサ
Claims (1)
- 【請求項１】 ＦＦＴ演算処理されるべきデータの配置
されるメモリ・バッファを具備し、メモリ・バッファの
列アドレスの組と行アドレスの組とをそのまま入れ替え
て列アドレスの組を行アドレスの組とすると共に行アド
レスの組を列アドレスの組とするアドレスを発生するア
ドレス・マルチプレクサを具備し、アドレス・マルチプ
レクサの出力アドレスによりメモリ・バッファからデー
タをサンプリングしてこれにＦＦＴ演算処理を施すこと
を特徴とするＦＦＴ演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6850093A JPH06282563A (ja) | 1993-03-26 | 1993-03-26 | 高速フーリエ変換演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6850093A JPH06282563A (ja) | 1993-03-26 | 1993-03-26 | 高速フーリエ変換演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06282563A true JPH06282563A (ja) | 1994-10-07 |
Family
ID=13375488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6850093A Pending JPH06282563A (ja) | 1993-03-26 | 1993-03-26 | 高速フーリエ変換演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06282563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735167B1 (en) | 1999-11-29 | 2004-05-11 | Fujitsu Limited | Orthogonal transform processor |
-
1993
- 1993-03-26 JP JP6850093A patent/JPH06282563A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735167B1 (en) | 1999-11-29 | 2004-05-11 | Fujitsu Limited | Orthogonal transform processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A02 | Decision of refusal |
Effective date: 20040608 Free format text: JAPANESE INTERMEDIATE CODE: A02 |