JPH06268093A - セラミックパッケージ型半導体装置 - Google Patents
セラミックパッケージ型半導体装置Info
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- JPH06268093A JPH06268093A JP4428092A JP4428092A JPH06268093A JP H06268093 A JPH06268093 A JP H06268093A JP 4428092 A JP4428092 A JP 4428092A JP 4428092 A JP4428092 A JP 4428092A JP H06268093 A JPH06268093 A JP H06268093A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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Abstract
(57)【要約】
【目的】セラミックパッケージ型半導体装置の外部リー
ドをメタライズ層に固定するロー材の外方向へのはみ出
しを防止し、測定治具の小型化および高周波特性の向上
を実現することにある。 【構成】ケース本体１上に半導体チップ２および第１の
セラミック層６を固定し、この第１のセラミック層６上
に設けられたメタライズ層５と半導体チップ２の電極３
をボンディングワイヤ４で接続する。また、メタライズ
層５上には第２のセラミック層７を介してキャップ１０
をかぶせる一方、外部リード８をＡｇＣｕロー材９によ
り固定する。このときのメタライズ層５を第１のセラミ
ック層６よりも短かく形成するか、外部リード８の先端
を広く形成するか、もしくは第１のセラミック層６の端
部に切欠きを形成して実質的な凹部を形成することによ
り、ロー材９のはみ出しを抑制する。
ドをメタライズ層に固定するロー材の外方向へのはみ出
しを防止し、測定治具の小型化および高周波特性の向上
を実現することにある。 【構成】ケース本体１上に半導体チップ２および第１の
セラミック層６を固定し、この第１のセラミック層６上
に設けられたメタライズ層５と半導体チップ２の電極３
をボンディングワイヤ４で接続する。また、メタライズ
層５上には第２のセラミック層７を介してキャップ１０
をかぶせる一方、外部リード８をＡｇＣｕロー材９によ
り固定する。このときのメタライズ層５を第１のセラミ
ック層６よりも短かく形成するか、外部リード８の先端
を広く形成するか、もしくは第１のセラミック層６の端
部に切欠きを形成して実質的な凹部を形成することによ
り、ロー材９のはみ出しを抑制する。
Description
【０００１】
【産業上の利用分野】本発明はセラミックパッケージ型
半導体装置に関し、特にマイクロ波用のセラミックパッ
ケージ型半導体装置に関する。
半導体装置に関し、特にマイクロ波用のセラミックパッ
ケージ型半導体装置に関する。
【０００２】
【従来の技術】従来、かかるスラミックパッケージ型半
導体装置はケース本体に半導体チップや第１のセラミッ
ク層を搭載し、半導体チップや外部リードとの接続を行
うメタライズ層を設けてから、第２のセラミック層を介
してキャップをかぶせる構造を採用している。
導体装置はケース本体に半導体チップや第１のセラミッ
ク層を搭載し、半導体チップや外部リードとの接続を行
うメタライズ層を設けてから、第２のセラミック層を介
してキャップをかぶせる構造を採用している。
【０００３】図６（ａ），（ｂ）はそれぞれ従来の一例
を示すセラミックパッケージ型半導体装置の電気的特性
測定治具装着前後の断面図である。図６（ａ）に示すよ
うに、従来の半導体装置はケース本体１上に半導体チッ
プ２および第１のセラミック層６を搭載し、このセラミ
ック層６上には同一長のメタライズ層５を設けている。
また、このメタライズ層５上には第２のセラミック層７
を介してキャップ１０がかぶせられるとともに、外部リ
ード８をＡｇＣｕロー材９によりメタライズ層５に固着
している。更に、半導体チップ２の電極３とメタライズ
層６とはボンディングワイヤ４により連結される。この
ように、第１のセラミック層６上に形成されたメタライ
ズ層５は第１のセラミック層６とケース外部方向端面よ
り内側の上面に設けられた第２のセラミック層７との界
面を貫通して平坦にケース外部方向に伸び且つ第１のセ
ラミック層６上を引き出される。要するに、その上に平
坦な外部リード８がＡｇＣｕロー材９ａ等でロー付けさ
れている。
を示すセラミックパッケージ型半導体装置の電気的特性
測定治具装着前後の断面図である。図６（ａ）に示すよ
うに、従来の半導体装置はケース本体１上に半導体チッ
プ２および第１のセラミック層６を搭載し、このセラミ
ック層６上には同一長のメタライズ層５を設けている。
また、このメタライズ層５上には第２のセラミック層７
を介してキャップ１０がかぶせられるとともに、外部リ
ード８をＡｇＣｕロー材９によりメタライズ層５に固着
している。更に、半導体チップ２の電極３とメタライズ
層６とはボンディングワイヤ４により連結される。この
ように、第１のセラミック層６上に形成されたメタライ
ズ層５は第１のセラミック層６とケース外部方向端面よ
り内側の上面に設けられた第２のセラミック層７との界
面を貫通して平坦にケース外部方向に伸び且つ第１のセ
ラミック層６上を引き出される。要するに、その上に平
坦な外部リード８がＡｇＣｕロー材９ａ等でロー付けさ
れている。
【０００４】次に、図６（ｂ）に示すように、上述した
セラミックパッケージ型半導体装置は電気的特性測定治
具１１に装着したり、実使用での回路実装が行われたり
する。また、測定治具１１にも外部リード８と接続する
ためのマイクロストリップライン１２が設けられてい
る。この場合、測定治具１１はロー材９ａを考慮した上
でサイズが決定される。
セラミックパッケージ型半導体装置は電気的特性測定治
具１１に装着したり、実使用での回路実装が行われたり
する。また、測定治具１１にも外部リード８と接続する
ためのマイクロストリップライン１２が設けられてい
る。この場合、測定治具１１はロー材９ａを考慮した上
でサイズが決定される。
【０００５】
【発明が解決しようとする課題】上述した従来のセラミ
ックパッケージ型半導体装置はメタライズ層と外部リー
ドをロー付けしたＡｇＣｕロー材がケース外部方向には
み出し、しかもこのはみ出し幅がばらつくため電気的特
性測定治具あるいは回路基板の端面に精度良く近ずけて
設置することが困難であり、電気的特性測定治具あるい
は回路基板の半導体装置設置領域をＡｇＣｕのはみ出し
幅のばらつきを含めて大きめにする必要があるという欠
点がある。しかも、このＡｇＣｕのはみだし幅は高周波
における半導体装置と電気的特性測定治具あるいは回路
基板とのインピーダンス・ミスマッチを引き起し、高周
波特性の悪化を招くという欠点もある。
ックパッケージ型半導体装置はメタライズ層と外部リー
ドをロー付けしたＡｇＣｕロー材がケース外部方向には
み出し、しかもこのはみ出し幅がばらつくため電気的特
性測定治具あるいは回路基板の端面に精度良く近ずけて
設置することが困難であり、電気的特性測定治具あるい
は回路基板の半導体装置設置領域をＡｇＣｕのはみ出し
幅のばらつきを含めて大きめにする必要があるという欠
点がある。しかも、このＡｇＣｕのはみだし幅は高周波
における半導体装置と電気的特性測定治具あるいは回路
基板とのインピーダンス・ミスマッチを引き起し、高周
波特性の悪化を招くという欠点もある。
【０００６】本発明の目的は、かかる外部リードをメタ
ライズ層に固定するためのロー材の外方向へのはみ出し
を防止するとともに、測定治具の小型化および高周波特
性の向上を実現するセラミックパッケージ型半導体装置
を提供することにある。
ライズ層に固定するためのロー材の外方向へのはみ出し
を防止するとともに、測定治具の小型化および高周波特
性の向上を実現するセラミックパッケージ型半導体装置
を提供することにある。
【０００７】
【課題を解決するための手段】本発明のセラミックパッ
ケージ型半導体装置は、上面に電極を備えた半導体チッ
プを搭載するケース本体と、前記半導体チップを囲むよ
うにケース本体上に配置された第１のセラミック層と、
前記第１のセラミック層のケース外部方向端面よりも内
側の上面に設けた第２のセラミック層と、前記第１のセ
ラミック層上に形成され前記第１のセラミック層および
前記第２のセラミック層の界面を貫通して前記ケース外
部方向に向うメタライズ層と、前記半導体チップの電極
および前記メタライズ層を接続するボンディングワイヤ
と、前記第１のセラミック層上で外部に引き出された前
記メタライズ層の上にロー材で接続される外部リード
と、前記第２のセラミック層上に配置され前記ケース本
体の内部を含うキャップとを有し、前記外部リードと前
記メタライズ層もしくは前記第１のセラミック層とで凹
部を形成して前記ロー材の一部を収容して構成される。
ケージ型半導体装置は、上面に電極を備えた半導体チッ
プを搭載するケース本体と、前記半導体チップを囲むよ
うにケース本体上に配置された第１のセラミック層と、
前記第１のセラミック層のケース外部方向端面よりも内
側の上面に設けた第２のセラミック層と、前記第１のセ
ラミック層上に形成され前記第１のセラミック層および
前記第２のセラミック層の界面を貫通して前記ケース外
部方向に向うメタライズ層と、前記半導体チップの電極
および前記メタライズ層を接続するボンディングワイヤ
と、前記第１のセラミック層上で外部に引き出された前
記メタライズ層の上にロー材で接続される外部リード
と、前記第２のセラミック層上に配置され前記ケース本
体の内部を含うキャップとを有し、前記外部リードと前
記メタライズ層もしくは前記第１のセラミック層とで凹
部を形成して前記ロー材の一部を収容して構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すセラミ
ックパッケージ型半導体装置の断面図である。図１に示
すように、本実施例は半導体チップ２および第１のセラ
ミック層６を搭載したケース本体１を有し、その半導体
チップ２の電極３はボンディングワイヤ４によってケー
ス本体１の第１のセラミック層６上の一平面に設けられ
たメタライズ層５に連結される。このメタライズ層５は
第１のセラミック層６上をケース外部方向に向い、第１
のセラミック層６とそのセラミック層６のケース外部方
向端面より内側の上面に設けられた第２のセラミック層
７との界面を貫通している。すなわち、メタライズ層５
は第２のセラミック層７のケース外部方向端面より外部
に第１のセラミック層６上で引き出される。また、この
外部に引き出されたメタライズ層５の上には、外部リー
ド８の一端がＡｇＣｕロー材９によりロー付けされる。
更に、ケース本体１の内部は第２のセラミック層７上に
設けられたキャップ１０によって覆われる。
て説明する。図１は本発明の第１の実施例を示すセラミ
ックパッケージ型半導体装置の断面図である。図１に示
すように、本実施例は半導体チップ２および第１のセラ
ミック層６を搭載したケース本体１を有し、その半導体
チップ２の電極３はボンディングワイヤ４によってケー
ス本体１の第１のセラミック層６上の一平面に設けられ
たメタライズ層５に連結される。このメタライズ層５は
第１のセラミック層６上をケース外部方向に向い、第１
のセラミック層６とそのセラミック層６のケース外部方
向端面より内側の上面に設けられた第２のセラミック層
７との界面を貫通している。すなわち、メタライズ層５
は第２のセラミック層７のケース外部方向端面より外部
に第１のセラミック層６上で引き出される。また、この
外部に引き出されたメタライズ層５の上には、外部リー
ド８の一端がＡｇＣｕロー材９によりロー付けされる。
更に、ケース本体１の内部は第２のセラミック層７上に
設けられたキャップ１０によって覆われる。
【０００９】かかる半導体装置において、第１のセラミ
ック層６と第２のセラミック層７の界面を貫通し且つ第
１のセラミック層６上をケース外部方向に引き出された
メタライズ層５は、第１のセラミック層６の外部方向端
面より内側で止っており、その上にＡｇＣｕロー材９で
平坦な外部リード８がロー付けされる。このため、メタ
ライズ層５と外部リード８をロー付けしているロー材９
が第１のセラミック層６のケース外部方向端面より外側
にはみ出すことを防止できる。
ック層６と第２のセラミック層７の界面を貫通し且つ第
１のセラミック層６上をケース外部方向に引き出された
メタライズ層５は、第１のセラミック層６の外部方向端
面より内側で止っており、その上にＡｇＣｕロー材９で
平坦な外部リード８がロー付けされる。このため、メタ
ライズ層５と外部リード８をロー付けしているロー材９
が第１のセラミック層６のケース外部方向端面より外側
にはみ出すことを防止できる。
【００１０】図２は本発明の第２の実施例を示すセラミ
ックパッケージ型半導体装置の断面図である。図２に示
すように、本実施例はメタライズ層５を従来と同様長く
し、外部リード８の形状を変更したものである。すなわ
ち、第１のセラミック層６と第２のセラミック層７の界
面を貫通し且つ第１のセラミック層６上をケース外部方
向に引き出されたメタライズ層５は第１のセラミック層
６の外部方向端面まで伸びている。そのメタライズ層５
の上に第１のセラミック層６の外方向端面より内側の所
で且つ同じ外方向の厚さに比べてメタライズ層５の方向
に厚くなっている先端広がり部８ａを形成した外部リー
ド８をＡｇＣｕロー材９でロー付する。この構成によ
り、メタライズ層５と外部リード８をロー付けしている
ＡｇＣｕロー材９が第１のセラミック層６のケース外部
方向端面より外側にはみ出すことを防止できる。尚、そ
の他の構成については、前述した第１の実施例と同様で
ある。
ックパッケージ型半導体装置の断面図である。図２に示
すように、本実施例はメタライズ層５を従来と同様長く
し、外部リード８の形状を変更したものである。すなわ
ち、第１のセラミック層６と第２のセラミック層７の界
面を貫通し且つ第１のセラミック層６上をケース外部方
向に引き出されたメタライズ層５は第１のセラミック層
６の外部方向端面まで伸びている。そのメタライズ層５
の上に第１のセラミック層６の外方向端面より内側の所
で且つ同じ外方向の厚さに比べてメタライズ層５の方向
に厚くなっている先端広がり部８ａを形成した外部リー
ド８をＡｇＣｕロー材９でロー付する。この構成によ
り、メタライズ層５と外部リード８をロー付けしている
ＡｇＣｕロー材９が第１のセラミック層６のケース外部
方向端面より外側にはみ出すことを防止できる。尚、そ
の他の構成については、前述した第１の実施例と同様で
ある。
【００１１】図３は本発明の第３の実施例を示すセラミ
ックパッケージ型半導体装置の断面図である。図３に示
すように、本実施例は前述した図１および図２の第１，
第２の実施例を組合せた構成である。本実施例は図２の
第２の実施例において、第１のセラミック層６上を外部
方向に引き出されたメタライズ層５を第１のセラミック
層６のケース外部方向端面より内側で止めたものであ
り、かかる構造にすることにより、ロー材９のはみ出し
を完全に防止できる。
ックパッケージ型半導体装置の断面図である。図３に示
すように、本実施例は前述した図１および図２の第１，
第２の実施例を組合せた構成である。本実施例は図２の
第２の実施例において、第１のセラミック層６上を外部
方向に引き出されたメタライズ層５を第１のセラミック
層６のケース外部方向端面より内側で止めたものであ
り、かかる構造にすることにより、ロー材９のはみ出し
を完全に防止できる。
【００１２】図４は本発明の第４の実施例を示すセラミ
ックパッケージ型半導体装置の断面図である。図４に示
すように、本実施例は外部リード８をロー材９によりメ
タライズ層５にロー付けするにあたり、第１のセラミッ
ク層６の上層部のうちケース外部方向端部に切欠き部６
ａを形成したものである。このとき、ケース本体１の内
部より引き出されたメタライズ層５は切欠き部６ａの手
前で止めており、このメタライズ層５上に外部リード８
をＡｇＣｕ等のロー材９によりロー付けしている。かか
る構造とすることにより、メタライズ層５と外部リード
８をロー付けしているロー材９が第１のセラミック層６
のケース外方向端面より外側にはみ出すことを防止して
いる。尚、その他の構成については、前述した第１乃至
第３の実施例と同様である。
ックパッケージ型半導体装置の断面図である。図４に示
すように、本実施例は外部リード８をロー材９によりメ
タライズ層５にロー付けするにあたり、第１のセラミッ
ク層６の上層部のうちケース外部方向端部に切欠き部６
ａを形成したものである。このとき、ケース本体１の内
部より引き出されたメタライズ層５は切欠き部６ａの手
前で止めており、このメタライズ層５上に外部リード８
をＡｇＣｕ等のロー材９によりロー付けしている。かか
る構造とすることにより、メタライズ層５と外部リード
８をロー付けしているロー材９が第１のセラミック層６
のケース外方向端面より外側にはみ出すことを防止して
いる。尚、その他の構成については、前述した第１乃至
第３の実施例と同様である。
【００１３】図５は本発明の第５の実施例を示すセラミ
ックパッケージ型半導体装置の断面図である。図５に示
すように、本実施例は前述した第４の実施例におけるメ
タライズ層５を第１のセラミック層６の切欠き部６ａ内
に伸ばし、段差部５ａを形成したものである。すなわ
ち、ケース外部方向端部に第１のセラミック層６の最外
端面より内側に設けられた切欠き部の途中まで引き出し
たものである。その他の構成については図４の第４の実
施例と同様である。このような構成によってもロー材９
が第１のセラミック層６のケース外方向端面より外側に
はみ出すことを防止でき、しかも前述した第４の実施例
と比べてより一層外部リード８とメタライズ層５との接
着強度が強くなる。
ックパッケージ型半導体装置の断面図である。図５に示
すように、本実施例は前述した第４の実施例におけるメ
タライズ層５を第１のセラミック層６の切欠き部６ａ内
に伸ばし、段差部５ａを形成したものである。すなわ
ち、ケース外部方向端部に第１のセラミック層６の最外
端面より内側に設けられた切欠き部の途中まで引き出し
たものである。その他の構成については図４の第４の実
施例と同様である。このような構成によってもロー材９
が第１のセラミック層６のケース外方向端面より外側に
はみ出すことを防止でき、しかも前述した第４の実施例
と比べてより一層外部リード８とメタライズ層５との接
着強度が強くなる。
【００１４】
【発明の効果】以上説明したように、本発明のセラミッ
クパッケージ型半導体装置は、外部リードとメタライズ
層もしくは第１のセラミック層間で凹部を形成すること
により、第１のセラミック層のケース外部方向端面より
ＡｇＣｕロー材の外部へのはみ出しを実質的に零にする
ことができ、電気的特性測定治具及び実装用回路基板の
半導体装置設置領域を小さくできるとともに、電気的特
性測定及び回路実装における高周波特性を向上させるこ
とができるという効果がある。
クパッケージ型半導体装置は、外部リードとメタライズ
層もしくは第１のセラミック層間で凹部を形成すること
により、第１のセラミック層のケース外部方向端面より
ＡｇＣｕロー材の外部へのはみ出しを実質的に零にする
ことができ、電気的特性測定治具及び実装用回路基板の
半導体装置設置領域を小さくできるとともに、電気的特
性測定及び回路実装における高周波特性を向上させるこ
とができるという効果がある。
【図１】本発明の第１の実施例を示すセラミックパッケ
ージ型半導体装置の断面図である。
ージ型半導体装置の断面図である。
【図２】本発明の第２の実施例を示すセラミックパッケ
ージ型半導体装置の断面図である。
ージ型半導体装置の断面図である。
【図３】本発明の第３の実施例を示すセラミックパッケ
ージ型半導体装置の断面図である。
ージ型半導体装置の断面図である。
【図４】本発明の第４の実施例を示すセラミックパッケ
ージ型半導体装置の断面図である。
ージ型半導体装置の断面図である。
【図５】本発明の第５の実施例を示すセラミックパッケ
ージ型半導体装置の断面図である。
ージ型半導体装置の断面図である。
【図６】従来の一例を示すセラミックパッケージ型半導
体装置の特性測定治具装着前後の断面図である。
体装置の特性測定治具装着前後の断面図である。
１ ケース本体 ２ 半導体チップ ３ 電極 ４ ボンディングワイヤ ５ メタライズ層 ５ａ 段差部 ６ 第１のセラミック層 ６ａ 切欠き部 ７ 第２のセラミック層 ８ 外部リード ８ａ 先端広がり部 ９ ＡｇＣｕロー材 １０ キャップ
Claims (5)
- 【請求項１】 上面に電極を備えた半導体チップを搭載
するケース本体と、前記半導体チップを囲むようにケー
ス本体上に配置された第１のセラミック層と、前記第１
のセラミック層のケース外部方向端面よりも内側の上面
に設けた第２のセラミック層と、前記第１のセラミック
層上に形成され前記第１のセラミック層および前記第２
のセラミック層の界面を貫通して前記ケース外部方向に
向うメタライズ層と、前記半導体チップの電極および前
記メタライズ層を接続するボンディングワイヤと、前記
第１のセラミック層上で外部に引き出された前記メタラ
イズ層の上にロー材で接続される外部リードと、前記第
２のセラミック層上に配置され前記ケース本体の内部を
含うキャップとを有し、前記外部リードと前記メタライ
ズ層もしくは前記第１のセラミック層とで凹部を形成し
て前記ロー材の一部を収容することを特徴とするセラミ
ックパッケージ型半導体装置。 - 【請求項２】 前記メタライズ層は、前記第１のセラミ
ック層の外方向端面よりも内側で止っている請求項１記
載のセラミックパッケージ型半導体装置。 - 【請求項３】 前記外部リードは、先端に広がり部を形
成している請求項１記載のセラミックパッケージ型半導
体装置。 - 【請求項４】 前記第１のセラミック層は、ケース外部
方向端部に切欠き部を形成している請求項１記載のセラ
ミックパッケージ型半導体装置。 - 【請求項５】 前記第１のセラミック層は、ケース外部
方向端部に切欠き部を形成し且つ前記メタライズ層は、
前記切欠き部に沿った段差部を形成している請求項１記
載のセラミックパッケージ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4428092A JPH06268093A (ja) | 1992-03-02 | 1992-03-02 | セラミックパッケージ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4428092A JPH06268093A (ja) | 1992-03-02 | 1992-03-02 | セラミックパッケージ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268093A true JPH06268093A (ja) | 1994-09-22 |
Family
ID=12687099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4428092A Withdrawn JPH06268093A (ja) | 1992-03-02 | 1992-03-02 | セラミックパッケージ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268093A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283653A (ja) * | 1996-04-17 | 1997-10-31 | Nec Corp | 半導体容器 |
| JP2006179839A (ja) * | 2004-11-29 | 2006-07-06 | Kyocera Corp | 接続端子ならびにこれを用いた電子部品収納用パッケージおよび電子装置 |
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-
1992
- 1992-03-02 JP JP4428092A patent/JPH06268093A/ja not_active Withdrawn
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