JPH0312465B2 - - Google Patents

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JPH0312465B2
JPH0312465B2 JP58145921A JP14592183A JPH0312465B2 JP H0312465 B2 JPH0312465 B2 JP H0312465B2 JP 58145921 A JP58145921 A JP 58145921A JP 14592183 A JP14592183 A JP 14592183A JP H0312465 B2 JPH0312465 B2 JP H0312465B2
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Description

【発明の詳細な説明】 本発明は改良された高周波半導体装置用パツケ
ージの構造に関する。
従来、高周波半導体装置用パツケージの構造
は、第１層セラミツク基板の中央部にメタライズ
ダイアタツチ部を設け、その上部に第２層セラミ
ツク基板を積層し該基板上に複数本の放射状メタ
ライズパターンを形成し、更に該パターン上に第
３層セラミツク基板を積層して該パターンを絶縁
すると共にキヤツプ搭載部を形成している。
更に各積層された該基板の側面に第２層セラミ
ツク基板上の放射状メタライズパターンから第１
層セラミツク基板底面まで形成された複数本のロ
ウ付用メタライズパターンに金属リードをロウ付
したものであつた。この様な構造のパツケージの
ダイアタツチ部にチツプを固着してチツプとパツ
ケージの放射状メタライズパターンとの間をアル
ミ細線で接続したあとキヤツプ封止したものであ
つた。
次に従来の高周波半導体装置用パツケージの構
造について図面を用いて説明する。
第１図は従来のパツケージの平面図、第２図は
その断面図である。
第１層セラミツク基板１の中央部にタングステ
ンペーストを印刷してダイアタツチ部とする。こ
の第１層セラミツク基板１の上部にダイアダツチ
部２が露出するように第２層セラミツク枠基板３
を積層し、該セラミツク枠基板３の上面にタング
ステンペーストを導体とする放射状メタライズパ
ターン４を印刷し、次にダイアタツチ部２の周辺
の該メタライズパターン４の先端が１mm程度露出
する様に第３層セラミツク枠基板５を積層し、該
メタライズパターンを絶縁保護すると共にキヤツ
プ搭載部を形成する。次に積層した基板側面に側
面メタライズパターン６を施す。この様な状態で
1500℃〜1600℃の酸化雰囲気で焼成するとタング
ステンペーストがセラミツクと反応しメタライズ
化される。このメタライズ化したパターンにNi
メツキとAuメツキを施して高周波半導体装置用
パツケージができあがる。
しかし、この構造のパツケージを有する製品に
外部リードから高周波信号を入力すると出力信号
が300〜400MHz付近になると出力信号が減衰しは
じめ目的の利得が得られない欠点があつた。この
理由はパツケージの導通パターン４及びダイアタ
ツチ部２等を含めたインダクタンス、コンダクタ
ンス、キヤパシタンス等が大きすぎて共振点が低
いためである。この共振点を高めるためには接地
インピーダンスを低くする必要がある。故に上記
３因子のうち１つでも小さくすればインピーダン
スは低くなるはずである。本発明はパツケージの
容量を減少させるような構造で接地インピーダン
スをできるだけ小さくすることによつて発振周波
数を400MHz以上の点に持つて行こうとする事を
特徴とする。
本発明を実施例により説明する。第３図は、本
発明実施例の平面図、第４図は第３図のＡ−
A′の部分断面図、第５図は第３図のＢ−B′の部
分断面図、第６図は第３図のＣ−C′の部分断面
図、第７図は第３図の側面図、第８図は第３図の
底面図である。
第４図および第５図に示すように第１層セラミ
ツク基板１ａの中央部のチツプ１４ａ塔載部にタ
ングステンペーストを印刷してダイアタツチ部２
ａとする。この第１層セラミツク基板１ａの上部
にダイアタツチ部２ａが露出する様に第２層セラ
ミツク枠基板３ａを積層する。この第２層セラミ
ツク枠基板３ａは上面外縁部に凸部３ｂを有し、
接地用の側面メタライズが施される外縁部の凸部
のみ削除されている。このセラミツク枠３ａの凸
部３ｂを除く上部全面にタングステンペーストを
印刷して第１メタライズシールド用導体層８ａと
し上部にアルミナペーストを第３図に一部示され
ているようにダイアタツチ部２ａから外周に向つ
て放射状に印刷してアルミナ絶縁層９ａとする。
次にアルミナ絶縁層９ａの上に第６図のように該
絶縁層９ａよりも若干幅の狭い放射状メタライズ
パターン４ａを該絶縁層９ａと同様の形状で外部
に引き出す。次にこのメタライズパターン４ａの
上面にアルミナペーストを第６図のように該絶縁
層９ａよりやや狭い幅で印刷し、メタライパター
ン４ａを完全に覆うアルミナ絶縁層９ｂを形成す
る。このときダイアタツチ部２ａのキヤビテイか
ら約１mm程度、メタライズパターン４ａが露出す
るようにアルミナ絶縁層９ｂを形成する。次に第
３図のようにダイアタツチ部２ａのキヤビテイか
ら外周へ約１mm程度の領域を露出させるようにこ
の構成の周辺部全体をタングステンでメタライズ
で印刷し、第２のメタライズシールド用導体層１
０ａを形成する。このとき、メタライズパターン
４ａとメタライズシールド用導体層８ａ，１０ａ
とは絶縁層９ａ，９ｂにより完全に絶縁されてい
る。そしてこの第２メタライズシールド用導体層
１０ａと第１メタライズシールド用導体層８ａは
第６図に示すようにメタライズパターン４ａ間で
接続されている。さらにこの第２メタライズシー
ルド用導体層１０ａ上のパツケージ周辺部に第３
層セラミツク枠基板５ａが積層される。この後、
第１および第２メタライズシールド用導体層８ａ
および１０ａは第５図および第７図のように接地
用に使用される放射状メタライズパターン４ａと
共に側面周囲において接地用側面メタライズ１１
ａで導通しロウ付された任意の外部リード１２ａ
に接続してある。更に複数本の信号用に使用され
る放射状メタライズパターン４ａは第４図および
第７図のように側面メタライズ６ａで外部リード
７ａに接続されている。又第１層セラミツク基板
１ａの裏面は、第８図のように１例として接地用
外部リード１２ａは各コーナー部に４本配置し該
リード１２ａは接地用裏面メタライズパターン１
３ａで各各接続されて更に複数本の信号用外部リ
ード７ａの各リード間に接地用メタライズパター
ン１１ａを通してリード間の影響も防止してい
る。このような構成でグリーンシートにメタライ
ズペーストを印刷し積層したものを焼成すること
によつてタングステンペースト印刷部は、メタラ
イズ化されセラミツクの積層部も強固に反応して
一体成形物となる。この焼成物にNiメツキを施
した後に水素雰囲気中で外部リード７ａ，１２ａ
をA9−Cuロウ材１６ａによりロウ付する。次に
NiメツキとAuメツキを施し本発明のパツケージ
が完成する。このパツケージにチツプ１４ａを搭
載し、Alワイヤー又はAuワイヤー１５ａでパツ
ドと放射状パターンを接続しキヤツプ封止すると
製品が完成する。本発明では上述したように複数
本の放射状パターン４ａの各々１本の周囲を第１
メタライズシールド導体層８ａと第２メタライズ
シールド導体層１０ａでシールドしこのメタライ
ズシールド導体層８ａ，１０ａが側面メタライズ
１１ａを通して外部リード１２ａに接続されてい
る。このような構造にするとパツケージ内の入力
信号の高周波電流の廻りこみは第１、第２メタラ
イズシールド層と側面及び裏面の接地用メタライ
ズパターン１１ａ，１３ａとでキヤツチして漏れ
電流をコーナーの接地用外部リード１２ａに導き
装置の接地ラインに流しパツケージ放射状パター
ンの入出力リード間に相互干渉を起す事がなくな
り共振周波数が高くなり利得が向上する。
然しながら、本発明のように改良されたパツケ
ージでさえも放射状パターンとチツプのパツドと
を接続するワイヤーが中空に露出しているために
ここからの漏れが残るので大幅な向上は望めない
が現状よりは向上するものと思われる。以上のよ
うに高周波領域で使われるIC、LSIパツケージ
は、入出力リードも多くパツケージ外形寸法の小
形化も限度に達しているので本発明の構造はイン
ピーダンスを小さくするには最も効果的であり構
造に特徴のあるパツケージである。
【図面の簡単な説明】
第１図、第２図はそれぞれ従来の半導体装置用
パツケージの平面図及び断面図、第３図は本発明
パツケージの平面図、第４図は第３図のＡ−
A′線における部分断面図、第５図は第３図のＢ
−B′線における部分断面図、第６図は第３図の
Ｃ−C′線における部分断面図、第７図は第３，
４，５図の側面図、第８図は第３図の底面図であ
る。 １，１ａ……第１層セラミツク基板、２，２ａ
……ダイアタツチ部、３，３ａ……第２層セラミ
ツク基板、３ｂ……第２セラミツク基板外縁部凸
部、４，４ａ……放射状メタライズパターン、
５，５ａ……第３層セラミツク基板、６，６ａ…
…側面メタライズパターン、７，７ａ……外部リ
ード、８ａ……第１メタライズシールド用導体
層、９ａ，９ｂ……アルミナ絶縁層、１０ａ……
第２メタライズシールド用導体層、１１ａ……接
地用側面メタライズパターン、１２ａ……接地用
外部リード、１３ａ……接地用裏面メタライズパ
ターン、１４ａ……チツプ、１５ａ……Al又は
Auワイヤー、１６ａ……A9−Cuロウ材。

Claims (1)

    【特許請求の範囲】
  1. １ 複数のセラミツク基板をメタライズ化し積層
    させて得られる半導体装置用パツケージにおい
    て、第１層セラミツク基板の中央部にチツプ固着
    部がメタライズにより形成されており、該固着部
    が露出するように第２層セラミツク枠基板を集積
    し、該セラミツク枠基板の一部外縁部を除く上部
    全面に第１メタライズシールド導体層を設け、該
    第１メタライズシールド導体層上に複数本の第１
    絶縁層を前記第２層セラミツク枠基板を横切るよ
    うに設け、且つ該第１絶縁層上に該第１絶縁層よ
    りも狭い幅でメタライズ導通パターンを施し、該
    メタライズ導通パターン上に第２絶縁層を該導通
    パターンの前記チツプ固着部側の先端が露出しか
    つ該メタライズ導通パターンの他部を被覆するよ
    うに形成し、該第２絶縁層上に該メタライズ導通
    パターンの前記チツプ固着部側の先端が露出し、
    しかも第１メタライズシールド導体層と導通する
    ように第２メタライズシールド導体層を設け、該
    第２メタライズシールド導体層上に第３セラミツ
    ク枠基板を積層したことを特徴とする半導体装置
    用パツケージ。
JP58145921A 1983-08-10 1983-08-10 半導体装置用パツケ−ジ Granted JPS6037753A (ja)

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JPS6037753A JPS6037753A (ja) 1985-02-27
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JP2502994Y2 (ja) * 1990-02-09 1996-06-26 沖電気工業株式会社 半導体集積回路装置
JPWO2011018973A1 (ja) * 2009-08-11 2013-01-17 アルプス電気株式会社 Ｍｅｍｓセンサパッケージ

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