JPS6037753A - 半導体装置用パツケ−ジ - Google Patents
半導体装置用パツケ−ジInfo
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- JPS6037753A JPS6037753A JP58145921A JP14592183A JPS6037753A JP S6037753 A JPS6037753 A JP S6037753A JP 58145921 A JP58145921 A JP 58145921A JP 14592183 A JP14592183 A JP 14592183A JP S6037753 A JPS6037753 A JP S6037753A
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- JP
- Japan
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- layer
- metallized
- metallic layer
- insulating layer
- conductive pattern
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- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
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- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
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- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は改良された高周波半導体装置用パッケージの構
造に関する。
造に関する。
従来、高周波半導体装置用パッケージの構造は、第１層
セラミック基板の中央部にメタライズダイアタッチ部を
設け、その上部に第２層セラミック基板を積層し該基鈑
上に複数本の放射状メタライズパターンを形成し、更に
該パターン上に第３層セラミック基板ヶ積層して該パタ
ーン全絶縁すると共にキャップ搭載部を形成している。
セラミック基板の中央部にメタライズダイアタッチ部を
設け、その上部に第２層セラミック基板を積層し該基鈑
上に複数本の放射状メタライズパターンを形成し、更に
該パターン上に第３層セラミック基板ヶ積層して該パタ
ーン全絶縁すると共にキャップ搭載部を形成している。
更に各積層された該基鈑の側面に第２層セラミック基板
上の放射上メタライズパターンから第１層セラミック基
板底面まで形成された複数本のロウ骨用メタライズパタ
ーンに金属リードをロウ付したものであった。この様な
構造のパッケージのダイアタッチ部にチップを固着して
チップのパッケージの放射状メタライズパターンとの間
ｔアルミ細線で接続（〜だあとキャップ封止したもので
あった。
上の放射上メタライズパターンから第１層セラミック基
板底面まで形成された複数本のロウ骨用メタライズパタ
ーンに金属リードをロウ付したものであった。この様な
構造のパッケージのダイアタッチ部にチップを固着して
チップのパッケージの放射状メタライズパターンとの間
ｔアルミ細線で接続（〜だあとキャップ封止したもので
あった。
次に従来の篩周波半導体装置用パッケージの構造につい
て図面を用いて説明する。
て図面を用いて説明する。
詔１図は従来のパッケージの平面図、第２図はその断面
図である。
図である。
ＰＩ層−１＝ラミツク基板ｌの中央部にタングステンペ
ーストを印刷してダイアタッチ部とする。この第１層セ
ラミック基板１の上部にダイアタッチ部２が露出するよ
うに第２層セラミック枠基板３を積層し、該セラミック
枠基板３の上面にタングステンペーストを導体とする放
射状メタライズパターン４全印刷し、次にダイアタッチ
部２０周辺の該メタライズパターン４の先端がレ一度非
出する様に第３層セラミック枠基板５を積層し、該メタ
ライズパターンを絶縁保護すると共にキャップ搭載部を
形成する。次に積層した基＠側面に（ｔｉｌｌ而メタ面
イズパターン６を施す。この様な状態で１５００℃〜１
６００ ℃の酸化雰囲気で焼成するとタングステンペー
ストがセラミックと反応しメタライズ化される。このメ
タライズ化したパターンＫＮｉメッキとＡｕメッキを施
して高周波半導体装置用パッケージができあがる。
ーストを印刷してダイアタッチ部とする。この第１層セ
ラミック基板１の上部にダイアタッチ部２が露出するよ
うに第２層セラミック枠基板３を積層し、該セラミック
枠基板３の上面にタングステンペーストを導体とする放
射状メタライズパターン４全印刷し、次にダイアタッチ
部２０周辺の該メタライズパターン４の先端がレ一度非
出する様に第３層セラミック枠基板５を積層し、該メタ
ライズパターンを絶縁保護すると共にキャップ搭載部を
形成する。次に積層した基＠側面に（ｔｉｌｌ而メタ面
イズパターン６を施す。この様な状態で１５００℃〜１
６００ ℃の酸化雰囲気で焼成するとタングステンペー
ストがセラミックと反応しメタライズ化される。このメ
タライズ化したパターンＫＮｉメッキとＡｕメッキを施
して高周波半導体装置用パッケージができあがる。
しかし、この構造のパッケージは、高周波領域において
、例えば３００ＭＨｚ以上で使用すると発振を起して目
的の利得が得られない欠点があった。
、例えば３００ＭＨｚ以上で使用すると発振を起して目
的の利得が得られない欠点があった。
本発明はパッケージの答量を減少させるような構造で接
地インピーダンスをできるだけ小さくすることによって
発振周波数を４００ ＭＨｚ Ｊ９上の点に持って行こ
うとする事を特徴とする。
地インピーダンスをできるだけ小さくすることによって
発振周波数を４００ ＭＨｚ Ｊ９上の点に持って行こ
うとする事を特徴とする。
不発り」を実施例により説明する。第３図は１不発明実
株例の平面図、第４図は第３図のＡ−Ａ’断面図、第５
図は第３図のＢ−Ｂ’断面図、第６図は第３図のＣ−Ｃ
’断面図、第７図は第３．４．５図の側面図、第８図は
第３図の底面図である。
株例の平面図、第４図は第３図のＡ−Ａ’断面図、第５
図は第３図のＢ−Ｂ’断面図、第６図は第３図のＣ−Ｃ
’断面図、第７図は第３．４．５図の側面図、第８図は
第３図の底面図である。
ｍ ｌ Ｊ＠ セラミック基板１ａの中央部にタンゲス
る。この第」層セラミック基板１ａの上部にダイアタッ
チ部２ａが露出する様に第２層セラミック枠基板３ａを
積層し該セラミック枠上部全面にタングステンペースト
を印刷して第１メタライズシールド用導体層８ａとし上
部にアルミナペーストをダイアタッチ部２ａから外周に
向って放射状に印刷してアルミナ絶縁層９ａとする。次
にアルミナ絶縁層９ａの上に該絶縁層よりも若干幅の狭
い放射状メタライズパターン４ａを該絶縁層９ａと同パ
ターンで外部に引き出す。次にこの該パターン４ａの上
面にアルミナペーストを該絶縁層９ａと同じ幅で印刷す
る。つまり該パターン４ａをアルミナペースト絶縁層で
サンドイッチ構造にしたものである。次にこの上に複数
本の該パターン４ａがダイアタッチ部２ａのキャビティ
から約１闘和度露出するように該絶縁層９ａ全而をタン
グステンでメタライズ印刷し、第２メタライズシールド
用導体層１０ａ とする。そしてこの第２メタライズシ
ールド用導体層１０ａと第１メタライズシーを積層した
後に第７図のように側面周囲において゛ 接地用側面メ
タライズｌ ］、 ａで導通しロウ付された任意の外部
リードＬ２ａに接続しである。更に複数本の信号用に使
用される放射状メタライズパターン４ａは側面メタライ
ズ６ａで外部リード７ａに接続されている。又第１層セ
ラミック基板ｌａの裏面は、第８図のように１例として
接地用外部リード１２ａは各コーナ一部に４本配置し該
リード１２ａは接地用裏面メタライズパターン１３ａで
各各接続されて更に複数本の信号用外部リード７ａの各
リード間に接地用メタライズパターン１１ａを通してリ
ード間の影響も防止している。このような構成でグリー
ンシートにメタライズペーストを印刷し積層したものを
焼成することによってタングステンペースト印刷部は、
メタライズ化されセラミックの積層部も強固に反応して
一体成形物となる。この焼成物にＮｉメッキを施した後
に水素雰囲気中で外ＦｉｌＩ リード７ａ、ｌｌａをＡ
９−Ｃｕロウ材Ｌ６ａによυロウ付する。次にＮｉメッ
キとＡｕメッキを施し本発明の・（ツケージが完成する
。このパッケージにテップＬ４ａを搭載しＡ、Ｌワイヤ
ーＬ５ａでパッドと放射状パターンを接続しキャッグ封
止すると製品が完成する。この製品に外部リードから高
周波信号を入力すると出力信号が３００〜４００ ＭＨ
ｚ付近になると出力信号が減衰しはじめ目的の利得が得
られない。この理由はパッケージの導通パターン４ａ及
びダイアタッチ部２ａ等を含めたインダクタンス、コン
ダクタンス、キキーハゾタンス等が大きすぎて共振点が
低いためである。この共振点を高めるためには接地イン
ピーダンスを低くする必要がある。故に上記３因子のう
ち１つでも小さくすればインピーダンスは低くなるはず
である。そして上述した複数本の放射状パターン４ａの
各々１本の周囲を第１メタライズシールド導体層８ａと
第２メタライズシールド導体層１０ａでクールドしこの
シールド層を側面メタライズｔｔａを通して外部リード
７ａに接続されている。このような構造にするとパッケ
ージ内の入力信号の高周波電流の廻りこみは第１、第２
メタライズシールド層と側面及び裏面の接地用メタライ
ズパターンＬｌａ、１３ａとでキャッチして漏れ電流を
コーナーの接地用外部リード１２ａに導びき装置の接地
ラインに流しパッケージの放射状パターンの入出力リー
ド間に相互干渉を起す事がなくなり共振周波数が高くな
り利得が向上する。
る。この第」層セラミック基板１ａの上部にダイアタッ
チ部２ａが露出する様に第２層セラミック枠基板３ａを
積層し該セラミック枠上部全面にタングステンペースト
を印刷して第１メタライズシールド用導体層８ａとし上
部にアルミナペーストをダイアタッチ部２ａから外周に
向って放射状に印刷してアルミナ絶縁層９ａとする。次
にアルミナ絶縁層９ａの上に該絶縁層よりも若干幅の狭
い放射状メタライズパターン４ａを該絶縁層９ａと同パ
ターンで外部に引き出す。次にこの該パターン４ａの上
面にアルミナペーストを該絶縁層９ａと同じ幅で印刷す
る。つまり該パターン４ａをアルミナペースト絶縁層で
サンドイッチ構造にしたものである。次にこの上に複数
本の該パターン４ａがダイアタッチ部２ａのキャビティ
から約１闘和度露出するように該絶縁層９ａ全而をタン
グステンでメタライズ印刷し、第２メタライズシールド
用導体層１０ａ とする。そしてこの第２メタライズシ
ールド用導体層１０ａと第１メタライズシーを積層した
後に第７図のように側面周囲において゛ 接地用側面メ
タライズｌ ］、 ａで導通しロウ付された任意の外部
リードＬ２ａに接続しである。更に複数本の信号用に使
用される放射状メタライズパターン４ａは側面メタライ
ズ６ａで外部リード７ａに接続されている。又第１層セ
ラミック基板ｌａの裏面は、第８図のように１例として
接地用外部リード１２ａは各コーナ一部に４本配置し該
リード１２ａは接地用裏面メタライズパターン１３ａで
各各接続されて更に複数本の信号用外部リード７ａの各
リード間に接地用メタライズパターン１１ａを通してリ
ード間の影響も防止している。このような構成でグリー
ンシートにメタライズペーストを印刷し積層したものを
焼成することによってタングステンペースト印刷部は、
メタライズ化されセラミックの積層部も強固に反応して
一体成形物となる。この焼成物にＮｉメッキを施した後
に水素雰囲気中で外ＦｉｌＩ リード７ａ、ｌｌａをＡ
９−Ｃｕロウ材Ｌ６ａによυロウ付する。次にＮｉメッ
キとＡｕメッキを施し本発明の・（ツケージが完成する
。このパッケージにテップＬ４ａを搭載しＡ、Ｌワイヤ
ーＬ５ａでパッドと放射状パターンを接続しキャッグ封
止すると製品が完成する。この製品に外部リードから高
周波信号を入力すると出力信号が３００〜４００ ＭＨ
ｚ付近になると出力信号が減衰しはじめ目的の利得が得
られない。この理由はパッケージの導通パターン４ａ及
びダイアタッチ部２ａ等を含めたインダクタンス、コン
ダクタンス、キキーハゾタンス等が大きすぎて共振点が
低いためである。この共振点を高めるためには接地イン
ピーダンスを低くする必要がある。故に上記３因子のう
ち１つでも小さくすればインピーダンスは低くなるはず
である。そして上述した複数本の放射状パターン４ａの
各々１本の周囲を第１メタライズシールド導体層８ａと
第２メタライズシールド導体層１０ａでクールドしこの
シールド層を側面メタライズｔｔａを通して外部リード
７ａに接続されている。このような構造にするとパッケ
ージ内の入力信号の高周波電流の廻りこみは第１、第２
メタライズシールド層と側面及び裏面の接地用メタライ
ズパターンＬｌａ、１３ａとでキャッチして漏れ電流を
コーナーの接地用外部リード１２ａに導びき装置の接地
ラインに流しパッケージの放射状パターンの入出力リー
ド間に相互干渉を起す事がなくなり共振周波数が高くな
り利得が向上する。
然しなから５本発明のように改良されたパッケージでさ
えも放射状パターンとデツプのパッドとを接続するワイ
ヤーが中空に露出しているためにここからの漏れが残る
ので大幅な向上は望めないが現状よりは向上するものと
思われる。以上のように高周波領域で使われるＩＣ，Ｌ
ＳＩパッケージは、入出力リードも多くパッケージ外形
寸法の小形化も限度に達しているので本発明の構造はイ
ンピーダンスを小さくするには最も効果的であシ構造に
特徴のあるパッケージである。
えも放射状パターンとデツプのパッドとを接続するワイ
ヤーが中空に露出しているためにここからの漏れが残る
ので大幅な向上は望めないが現状よりは向上するものと
思われる。以上のように高周波領域で使われるＩＣ，Ｌ
ＳＩパッケージは、入出力リードも多くパッケージ外形
寸法の小形化も限度に達しているので本発明の構造はイ
ンピーダンスを小さくするには最も効果的であシ構造に
特徴のあるパッケージである。
第１図、第２図はそれぞれ従来の半導体装置用パッケー
ジの平面図、第４図は第３図のＡ−Ａ’断面図、第５図
は第３図のＢ−Ｂ’断面図、第６図は第３図のｃ−ｃ’
断面図、第７図は第３．４．５図の側面図、第８図は第
３図の底面図である。 １、ｌａ・・・・・−第１層セラミック基板、２，２ａ
・・・・・・ダイアタッチ部、３，３ａ・・・・・・第
２層セラミック基板ｓ４＋４ａ・・・・・・放射状メタ
ライズパターン、５，５ａ・・・・・・第３層セラミッ
ク基板、６，６ａ・・・・・・側面メタライズパターン
、７，７ａ・・・・・・外部リード、８ａ・・・・・・
第１メタライズンールド用導体層、９ａ・・−・・・ア
ルミナ絶縁層、１０ａ・・・・・・第２メタライズシー
ルド用導体層、Ｚａ・・・・・・接地用例１面メタライ
ズパターン、１２ａ・・・・・・接地用外ｇ（Ｓリード
、１３ａ・・・・・・接地用裏面メタライズパターン。 Ｌ１２・・・・・・テップ、１５ａ・・・・−・ＡＬワ
イヤー、１６ａ・・・・・・Ａ９−Ｃｕロウ材。 躬 １図 ／乙ａ め７図
ジの平面図、第４図は第３図のＡ−Ａ’断面図、第５図
は第３図のＢ−Ｂ’断面図、第６図は第３図のｃ−ｃ’
断面図、第７図は第３．４．５図の側面図、第８図は第
３図の底面図である。 １、ｌａ・・・・・−第１層セラミック基板、２，２ａ
・・・・・・ダイアタッチ部、３，３ａ・・・・・・第
２層セラミック基板ｓ４＋４ａ・・・・・・放射状メタ
ライズパターン、５，５ａ・・・・・・第３層セラミッ
ク基板、６，６ａ・・・・・・側面メタライズパターン
、７，７ａ・・・・・・外部リード、８ａ・・・・・・
第１メタライズンールド用導体層、９ａ・・−・・・ア
ルミナ絶縁層、１０ａ・・・・・・第２メタライズシー
ルド用導体層、Ｚａ・・・・・・接地用例１面メタライ
ズパターン、１２ａ・・・・・・接地用外ｇ（Ｓリード
、１３ａ・・・・・・接地用裏面メタライズパターン。 Ｌ１２・・・・・・テップ、１５ａ・・・・−・ＡＬワ
イヤー、１６ａ・・・・・・Ａ９−Ｃｕロウ材。 躬 １図 ／乙ａ め７図
Claims (2)
- （１） 複数のセラミック基板をメタライズ化し積層さ
せて得られる半導体装置用パッケージにおいて、Ｆ１層
セラミック基板の中央部にチップ固着部がメタライズに
よシ形成されておシ該固着部が坏出するように第２層セ
ラミック枠基板を積層し該セラミック枠基板の上部全面
にｉｔメタライズシールド導体層を設は該導体ｊφ上に
複数本の第１アルミナ絶縁層を放射状に設け、且つ該絶
縁層上に該絶縁層よりも狭い幅でメタライズ導通パター
ンを施し、該導通パターン上に第２アルミナ絶縁層を該
導通パターン先端が露出しかつ前記第１アルミナ該絶縁
層と同じ幅で同じパターンで放射状に形成し、その上面
より該導通パターン内部先端が臓出し− しかも第１メ
タライズシールド導体層と導通するように第２メタライ
ズシールド導体層を設け、該第２メタライズシールド導
体層上に、第３セラミツク枠を積層したことを特徴とす
る半導体装置用パッケージ。 - （２）複数のセラミック基板をメタライズ化し積層させ
て得られる半導体装置用パッケージにおいて、第１層セ
ラミック基板の中央部にチップ固着部がメタライズによ
り形成されており該固着部が露出するように第２層セラ
ミック枠基板を積層し該セラミック枠基板の上部全面に
第１メタライズノールド導体層を設は該導体１？−７上
に複数本の第１アルミナ絶縁層を放射状に設は且つ該絶
縁層上に該絶縁層よりも狭い幅でメタライズ導通パター
ンを施し、該導′Ｊ１１ツバターン上に第２アルミナ絶
縁層を該導通パターン先端が露出しかつ前記第１アルミ
ナ絶縁層と同じ１号桟で同じパターンで放射状に形成し
、その上面より該導通パターン内部先端が蕗出し、しか
も第１メタライズシールド導体層と導通するように第２
メタライスシール１゛導体層を設け、該第２メタライス
シールド導体層上に第３層セラミック枠を積層し側面及
び裏面部において各外部リード取付部に７一ルド用導体
層を設けた事を特徴とする半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145921A JPS6037753A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145921A JPS6037753A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置用パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037753A true JPS6037753A (ja) | 1985-02-27 |
| JPH0312465B2 JPH0312465B2 (ja) | 1991-02-20 |
Family
ID=15396157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58145921A Granted JPS6037753A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037753A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0223699A2 (en) * | 1985-11-12 | 1987-05-27 | Fairchild Semiconductor Corporation | Signal ground planes for tape bonded devices |
| JPH03102747U (ja) * | 1990-02-09 | 1991-10-25 | ||
| WO2011018973A1 (ja) * | 2009-08-11 | 2011-02-17 | アルプス電気株式会社 | Ｍｅｍｓセンサパッケージ |
-
1983
- 1983-08-10 JP JP58145921A patent/JPS6037753A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0223699A2 (en) * | 1985-11-12 | 1987-05-27 | Fairchild Semiconductor Corporation | Signal ground planes for tape bonded devices |
| JPH03102747U (ja) * | 1990-02-09 | 1991-10-25 | ||
| WO2011018973A1 (ja) * | 2009-08-11 | 2011-02-17 | アルプス電気株式会社 | Ｍｅｍｓセンサパッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312465B2 (ja) | 1991-02-20 |
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