JPH06261084A - 積和演算器 - Google Patents
積和演算器Info
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- JPH06261084A JPH06261084A JP5067423A JP6742393A JPH06261084A JP H06261084 A JPH06261084 A JP H06261084A JP 5067423 A JP5067423 A JP 5067423A JP 6742393 A JP6742393 A JP 6742393A JP H06261084 A JPH06261084 A JP H06261084A
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- Japan
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Abstract
(57)【要約】
【目的】 積和演算装置を経済的に構成すると共に、処
理時間を短くする。 【構成】 中間周波数帯域の変調信号をＩチャネル及び
Ｑチャネルの各ベースバンド信号に変換して各ベースバ
ンド信号の第１，第２のデータとこれの１タイムスロッ
ト前のデータである第３，第４のデータとの位相差を検
出することにより変調信号を復調する場合、第１〜第４
のＲＯＭ及び第１，第２の加算器を備え、第１〜第４の
各データの組み合わせによるアドレス指定を第１〜第４
のＲＯＭに対して行い、各ＲＯＭの出力データを第１、
第２の加算器で加算する。この結果位相差演算処理を高
速で行え、且つ装置を経済的に構成できる。
理時間を短くする。 【構成】 中間周波数帯域の変調信号をＩチャネル及び
Ｑチャネルの各ベースバンド信号に変換して各ベースバ
ンド信号の第１，第２のデータとこれの１タイムスロッ
ト前のデータである第３，第４のデータとの位相差を検
出することにより変調信号を復調する場合、第１〜第４
のＲＯＭ及び第１，第２の加算器を備え、第１〜第４の
各データの組み合わせによるアドレス指定を第１〜第４
のＲＯＭに対して行い、各ＲＯＭの出力データを第１、
第２の加算器で加算する。この結果位相差演算処理を高
速で行え、且つ装置を経済的に構成できる。
Description
【０００１】
【産業上の利用分野】本発明は、移動無線等において中
間周波数帯域の変調信号をＩチャネル及びＱチャネルの
各ベースバンド信号に変換し各ベースバンド信号とこれ
の１タイムスロット前の各ベースバンド信号との位相差
を検出して上記変調信号を復調する検波器に関し、特に
上記位相差の検出演算を行う積和演算器に関する。
間周波数帯域の変調信号をＩチャネル及びＱチャネルの
各ベースバンド信号に変換し各ベースバンド信号とこれ
の１タイムスロット前の各ベースバンド信号との位相差
を検出して上記変調信号を復調する検波器に関し、特に
上記位相差の検出演算を行う積和演算器に関する。
【０００２】
【従来の技術】一般に移動無線等における中間周波数帯
の検波器では、高速ＰＳＫ（ｐｈａｓｅ ｓｈｉｆｔ
ｋｅｙｉｎｇ）信号を復調する場合には、Ｉチャネル及
びＱチャネルの各ベースバンド信号に変換してから、デ
ジタル処理を行うベースバンド検波器が用いられてい
る。即ち、このようなベースバンド検波器では、Ｉチャ
ネル及びＱチャネルをそれぞれＡＤ変換してデジタルデ
ータに変換し、この変換されたデジタルデータをラッチ
してそれそれ１タイムスロット前のＩチャネルデータ及
びＱチャネルデータとしている。そして、ＤＳＰ（デジ
タルシグナルプロセッサ）或いはＣＰＵを用い、１タイ
ムスロット前のＩチャネルデータ及びＱチャネルデータ
と現在のＩチャネルデータ及びＱチャネルデータとの積
和演算を行うとともに、この演算結果を位相差データと
して後続の処理回路へ与え、上記変調信号を復調するよ
うにしている。
の検波器では、高速ＰＳＫ（ｐｈａｓｅ ｓｈｉｆｔ
ｋｅｙｉｎｇ）信号を復調する場合には、Ｉチャネル及
びＱチャネルの各ベースバンド信号に変換してから、デ
ジタル処理を行うベースバンド検波器が用いられてい
る。即ち、このようなベースバンド検波器では、Ｉチャ
ネル及びＱチャネルをそれぞれＡＤ変換してデジタルデ
ータに変換し、この変換されたデジタルデータをラッチ
してそれそれ１タイムスロット前のＩチャネルデータ及
びＱチャネルデータとしている。そして、ＤＳＰ（デジ
タルシグナルプロセッサ）或いはＣＰＵを用い、１タイ
ムスロット前のＩチャネルデータ及びＱチャネルデータ
と現在のＩチャネルデータ及びＱチャネルデータとの積
和演算を行うとともに、この演算結果を位相差データと
して後続の処理回路へ与え、上記変調信号を復調するよ
うにしている。
【０００３】
【発明が解決しようとする課題】しかし、ＤＳＰ或いは
ＣＰＵによる積和演算は、ソフトウェア処理で行われる
ため、処理時間がかかるとともに、ＤＳＰやＣＰＵ自体
が高価であるため装置を経済的に構成できないという欠
点があった。
ＣＰＵによる積和演算は、ソフトウェア処理で行われる
ため、処理時間がかかるとともに、ＤＳＰやＣＰＵ自体
が高価であるため装置を経済的に構成できないという欠
点があった。
【０００４】したがって本発明は、積和演算処理を行う
場合、処理時間を短くかつ装置を経済的に構成すること
を目的とする。
場合、処理時間を短くかつ装置を経済的に構成すること
を目的とする。
【０００５】
【課題を解決するための手段】このような課題を解決す
るために本発明は、第１のチャネル（Ｉチャネル）信号
および第２のチャネル（Ｑチャネル）信号に対応する第
１，第２のデータとこの第１，第２のデータの１タイム
スロット前のデータである第３，第４のデータとにより
各チャネル信号における位相差検出演算を行う場合、第
１及び第３の各データによりアドレスの指定時に第１及
び第３の各データの積を出力する第１のＲＯＭと、第２
及び第４の各データによりアドレスの指定時に第２及び
第４の各データの積を出力する第２のＲＯＭと、第２及
び第３の各データによりアドレスの指定時に第２及び第
３の各データの積を出力する第３のＲＯＭと、第１及び
第４の各データによりアドレスの指定時に第１及び第４
の各データの積の符号反転値を出力する第４のＲＯＭ
と、第１及び第２のＲＯＭの各出力を加算して第１の位
相差データを出力する第１の加算器と、第３及び第４の
ＲＯＭの各出力を加算して第２の位相差データを出力す
る第２の加算器とを設けたものである。
るために本発明は、第１のチャネル（Ｉチャネル）信号
および第２のチャネル（Ｑチャネル）信号に対応する第
１，第２のデータとこの第１，第２のデータの１タイム
スロット前のデータである第３，第４のデータとにより
各チャネル信号における位相差検出演算を行う場合、第
１及び第３の各データによりアドレスの指定時に第１及
び第３の各データの積を出力する第１のＲＯＭと、第２
及び第４の各データによりアドレスの指定時に第２及び
第４の各データの積を出力する第２のＲＯＭと、第２及
び第３の各データによりアドレスの指定時に第２及び第
３の各データの積を出力する第３のＲＯＭと、第１及び
第４の各データによりアドレスの指定時に第１及び第４
の各データの積の符号反転値を出力する第４のＲＯＭ
と、第１及び第２のＲＯＭの各出力を加算して第１の位
相差データを出力する第１の加算器と、第３及び第４の
ＲＯＭの各出力を加算して第２の位相差データを出力す
る第２の加算器とを設けたものである。
【０００６】
【作用】第１及び第３の各データにより第１のＲＯＭの
アドレスが指定されると、第１及び第３の各データの積
が出力され、第２及び第４の各データにより第２のＲＯ
Ｍのアドレスが指定されると、第２及び第４の各データ
の積が出力され、これら各出力の和が第１の位相差デー
タとして第１の加算器から出力される。また、第２及び
第３の各データにより第３のＲＯＭのアドレスが指定さ
れると、第２及び第３の各データの積が出力され、第１
及び第４の各データにより第４のＲＯＭのアドレスが指
定されると、第１及び第４のデータの積の符号反転値が
出力され、これら各出力の和が第２の位相差データとし
て第２の加算器から出力される。
アドレスが指定されると、第１及び第３の各データの積
が出力され、第２及び第４の各データにより第２のＲＯ
Ｍのアドレスが指定されると、第２及び第４の各データ
の積が出力され、これら各出力の和が第１の位相差デー
タとして第１の加算器から出力される。また、第２及び
第３の各データにより第３のＲＯＭのアドレスが指定さ
れると、第２及び第３の各データの積が出力され、第１
及び第４の各データにより第４のＲＯＭのアドレスが指
定されると、第１及び第４のデータの積の符号反転値が
出力され、これら各出力の和が第２の位相差データとし
て第２の加算器から出力される。
【０００７】
【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明に係る積和演算器を適用した装置の
一実施例を示すブロック図である。同図において、１は
移動無線等において中間周波数に変換された受信変調信
号を取り込みＩチャネル（第１のチャネル）及びＱチャ
ネル（第２のチャネル）のベースバンド信号に変換する
直交検波器、２Ａ，２Ｂは各ベースバンド信号の高調波
成分を除去するローパスフィルタ、３Ａ，３Ｂは各ベー
スバンド信号をそれぞれＩチャネルデジタルデータＩk
（第１のデータ），ＱチャネルデジタルデータＱk （第
２のデータ）に変換するＡ／Ｄ変換器、４Ａ，４Ｂはそ
れぞれＩチャネルデジタルデータ，Ｑチャネルデジタル
データをラッチして１タイムスロット前のデータＩk-1
，Ｑk-1 （第３，第４のデータ）とするラッチ回路で
ある。
る。図１は、本発明に係る積和演算器を適用した装置の
一実施例を示すブロック図である。同図において、１は
移動無線等において中間周波数に変換された受信変調信
号を取り込みＩチャネル（第１のチャネル）及びＱチャ
ネル（第２のチャネル）のベースバンド信号に変換する
直交検波器、２Ａ，２Ｂは各ベースバンド信号の高調波
成分を除去するローパスフィルタ、３Ａ，３Ｂは各ベー
スバンド信号をそれぞれＩチャネルデジタルデータＩk
（第１のデータ），ＱチャネルデジタルデータＱk （第
２のデータ）に変換するＡ／Ｄ変換器、４Ａ，４Ｂはそ
れぞれＩチャネルデジタルデータ，Ｑチャネルデジタル
データをラッチして１タイムスロット前のデータＩk-1
，Ｑk-1 （第３，第４のデータ）とするラッチ回路で
ある。
【０００８】また、５Ａ〜５Ｄは現時点のデータＩk ，
Ｑk 及び現時点のデータより１タイムスロット前のデー
タＩk-1 ，Ｑk-1 をアドレス入力としこれらの各データ
の乗算結果をデータとして出力するＲＯＭ、６Ａ，６Ｂ
は各ＲＯＭから出力されるデータを加算し、Ｉチャネル
及びＱチャネルとしてのそれぞれの位相差データｃｏｓ
（ΔΦ）（第１の位相差データ）及びｓｉｎ（ΔΦ）
（第２の位相差データ）を後段の図示省略した処理回路
へ出力する加算器である。
Ｑk 及び現時点のデータより１タイムスロット前のデー
タＩk-1 ，Ｑk-1 をアドレス入力としこれらの各データ
の乗算結果をデータとして出力するＲＯＭ、６Ａ，６Ｂ
は各ＲＯＭから出力されるデータを加算し、Ｉチャネル
及びＱチャネルとしてのそれぞれの位相差データｃｏｓ
（ΔΦ）（第１の位相差データ）及びｓｉｎ（ΔΦ）
（第２の位相差データ）を後段の図示省略した処理回路
へ出力する加算器である。
【０００９】即ち、直交検波器１では、移動無線等にお
いて中間周波数に変換された受信変調信号を取り込み、
Ｉチャネル及びＱチャネルのベースバンド信号に変換す
るとともに、変換された各ベースバンド信号は、ローパ
スフィルタ２Ａ，２Ｂによりその高調波成分が除去さ
れ、さらにＡ／Ｄ変換器３Ａ，３Ｂにより、Ｉチャネル
デジタルデータＩk 及びＱチャネルデジタルデータＱk
に変換され、各ＲＯＭ５Ａ〜５Ｄの上位アドレスとして
与えられる。また、各ラッチ回路４Ａ，４Ｂは、このＩ
チャネルデジタルデータＩk 及びＱチャネルデジタルデ
ータＱk の１タイムスロット前のデータＩk-1 ，Ｑk-1
をラッチしており、このラッチされている各データが各
ＲＯＭ５Ａ〜５Ｄの下位アドレスとして与えられる。
いて中間周波数に変換された受信変調信号を取り込み、
Ｉチャネル及びＱチャネルのベースバンド信号に変換す
るとともに、変換された各ベースバンド信号は、ローパ
スフィルタ２Ａ，２Ｂによりその高調波成分が除去さ
れ、さらにＡ／Ｄ変換器３Ａ，３Ｂにより、Ｉチャネル
デジタルデータＩk 及びＱチャネルデジタルデータＱk
に変換され、各ＲＯＭ５Ａ〜５Ｄの上位アドレスとして
与えられる。また、各ラッチ回路４Ａ，４Ｂは、このＩ
チャネルデジタルデータＩk 及びＱチャネルデジタルデ
ータＱk の１タイムスロット前のデータＩk-1 ，Ｑk-1
をラッチしており、このラッチされている各データが各
ＲＯＭ５Ａ〜５Ｄの下位アドレスとして与えられる。
【００１０】ここで、ＲＯＭ５Ａ〜５Ｄ及び加算器６
Ａ，６Ｂで構成される積和演算器は、次の各式（１），
（２）を満足するような演算を行い、この演算結果ｃｏ
ｓ（ΔΦ）及びｓｉｎ（ΔΦ）、即ち１タイムスロット
前のデータとの位相差を後段の処理回路へ送出して変調
信号を復調させる。即ち、
Ａ，６Ｂで構成される積和演算器は、次の各式（１），
（２）を満足するような演算を行い、この演算結果ｃｏ
ｓ（ΔΦ）及びｓｉｎ（ΔΦ）、即ち１タイムスロット
前のデータとの位相差を後段の処理回路へ送出して変調
信号を復調させる。即ち、
【００１１】 ｃｏｓ（ΔΦ）＝Ｉk ・Ｉk-1 ＋Ｑk ・Ｑk-1 （１）
【００１２】 ｓｉｎ（ΔΦ）＝Ｑk ・Ｉk-1 −Ｉk ・Ｑk-1 （２）
【００１３】この場合、ＲＯＭ５Ａ（第１のＲＯＭ）は
データＩk が上位アドレス及びデータＩk-1 が下位アド
レスとして指定されると、このアドレスに格納されたデ
ータＩk ，Ｉk-1 の積を示すデータＩk ・Ｉk-1 を加算
器６Ａへ出力する。また、ＲＯＭ５Ｂ（第２のＲＯＭ）
はデータＱk が上位アドレス及びデータＱk-1 が下位ア
ドレスとして指定されると、このアドレスに格納された
データＱk ，Ｑk-1 の積を示すＱk ・Ｑk-1 を加算器６
Ａへ出力する。この結果、加算器６Ａにおいては上記式
（１）に基づいてデータＩk ・Ｉk-1 とデータＱk ・Ｑ
k-1 との加算が行われ、加算器６Ａからその演算結果で
あるｃｏｓ（ΔΦ）が出力される。
データＩk が上位アドレス及びデータＩk-1 が下位アド
レスとして指定されると、このアドレスに格納されたデ
ータＩk ，Ｉk-1 の積を示すデータＩk ・Ｉk-1 を加算
器６Ａへ出力する。また、ＲＯＭ５Ｂ（第２のＲＯＭ）
はデータＱk が上位アドレス及びデータＱk-1 が下位ア
ドレスとして指定されると、このアドレスに格納された
データＱk ，Ｑk-1 の積を示すＱk ・Ｑk-1 を加算器６
Ａへ出力する。この結果、加算器６Ａにおいては上記式
（１）に基づいてデータＩk ・Ｉk-1 とデータＱk ・Ｑ
k-1 との加算が行われ、加算器６Ａからその演算結果で
あるｃｏｓ（ΔΦ）が出力される。
【００１４】また、ＲＯＭ５Ｃ（第３のＲＯＭ）は、デ
ータＱk が上位アドレス及びデータＩk-1 が下位アドレ
スとして指定されると、このアドレスに格納されたデー
タＱk ，Ｉk-1 の積を示すデータＱk ・Ｉk-1 を加算器
６Ｂへ出力する。また、ＲＯＭ５Ｄ（第４のＲＯＭ）
は、データＩk が上位アドレス及びデータＱk-1 が下位
アドレスとして指定されると、このアドレスに格納され
たデータＩk ，Ｑk-1 の積を示すデータＩk ・Ｑk-1 の
符号反転値を加算器６Ｂへ出力する。この結果、加算器
６ＢにおいてはデータＱk ・Ｉk-1 に対しデータＩk ・
Ｑk-1 の符号反転値との加算、即ち、上記式（２）に示
すようなデータＱk ・Ｉk-1 からデータＩk ・Ｑk-1 を
減算するような演算が行われ加算器６Ｂからその演算結
果であるｓｉｎ（ΔΦ）が出力される。
ータＱk が上位アドレス及びデータＩk-1 が下位アドレ
スとして指定されると、このアドレスに格納されたデー
タＱk ，Ｉk-1 の積を示すデータＱk ・Ｉk-1 を加算器
６Ｂへ出力する。また、ＲＯＭ５Ｄ（第４のＲＯＭ）
は、データＩk が上位アドレス及びデータＱk-1 が下位
アドレスとして指定されると、このアドレスに格納され
たデータＩk ，Ｑk-1 の積を示すデータＩk ・Ｑk-1 の
符号反転値を加算器６Ｂへ出力する。この結果、加算器
６ＢにおいてはデータＱk ・Ｉk-1 に対しデータＩk ・
Ｑk-1 の符号反転値との加算、即ち、上記式（２）に示
すようなデータＱk ・Ｉk-1 からデータＩk ・Ｑk-1 を
減算するような演算が行われ加算器６Ｂからその演算結
果であるｓｉｎ（ΔΦ）が出力される。
【００１５】図２はＲＯＭ５Ａ〜５Ｄに格納されたデー
タの一例を示す図であり、図中、１０はアドレス値を示
し、１１はデータを示している。また、図３は各ＲＯＭ
の構成を示す図であり、これらのＲＯＭは入力として８
ビットの上位アドレスと８ビットの下位アドレスを有す
るとともに、アドレスが選択されたときには、８ビット
のデータ出力を行うものである。なお、切替用として２
ビットの切替端子が用意されているので、４種類のパタ
ーンを出力することができる。
タの一例を示す図であり、図中、１０はアドレス値を示
し、１１はデータを示している。また、図３は各ＲＯＭ
の構成を示す図であり、これらのＲＯＭは入力として８
ビットの上位アドレスと８ビットの下位アドレスを有す
るとともに、アドレスが選択されたときには、８ビット
のデータ出力を行うものである。なお、切替用として２
ビットの切替端子が用意されているので、４種類のパタ
ーンを出力することができる。
【００１６】このようにして、現時点及びこれの１タイ
ムスロット前の各Ｉチャネルデジタルデータ，Ｑチャネ
ルデジタルデータを乗算するとともに、これらの乗算値
を加算して１タイムスロット前のデータとの位相差を検
出する場合、本発明の積和演算器は、ＲＯＭ及び加算器
を備え、各チャネルデータをＲＯＭのアドレスとし、こ
のアドレスにより選択されたＲＯＭ内のデータを乗算値
として加算器へ出力して加算させるようにしたので、演
算処理を高速で行えるとともに、ＤＳＰ等の高価な部品
を用いないため積和演算器を経済的に構成できる。な
お、本実施例では、積和演算器を移動無線等における中
間周波数帯域の変調信号を復調する検波器に適用した例
について説明したが、高速演算を必要とするような他の
装置にも適用することができる。
ムスロット前の各Ｉチャネルデジタルデータ，Ｑチャネ
ルデジタルデータを乗算するとともに、これらの乗算値
を加算して１タイムスロット前のデータとの位相差を検
出する場合、本発明の積和演算器は、ＲＯＭ及び加算器
を備え、各チャネルデータをＲＯＭのアドレスとし、こ
のアドレスにより選択されたＲＯＭ内のデータを乗算値
として加算器へ出力して加算させるようにしたので、演
算処理を高速で行えるとともに、ＤＳＰ等の高価な部品
を用いないため積和演算器を経済的に構成できる。な
お、本実施例では、積和演算器を移動無線等における中
間周波数帯域の変調信号を復調する検波器に適用した例
について説明したが、高速演算を必要とするような他の
装置にも適用することができる。
【００１７】
【発明の効果】以上説明したように本発明によれば、第
１のチャネル信号および第２のチャネル信号に対応する
第１，第２のデータとこの第１，第２のデータの１タイ
ムスロット前のデータである第３，第４のデータとによ
り各チャネル信号における位相差検出演算を行う場合、
第１〜第４のＲＯＭ及び第１，第２の加算器を備え、第
１及び第３の各データにより第１のＲＯＭのアドレスが
指定され、かつ第２及び第４の各データにより第２のＲ
ＯＭのアドレスが指定されると、第１，第２のＲＯＭは
それぞれ各アドレスデータの積に応じたデータを出力
し、第１の加算器はこの出力データの和を第１の位相差
データとして出力すると共に、第２及び第３の各データ
により第３のＲＯＭのアドレスが指定され、かつ第１及
び第４の各データにより第４のＲＯＭのアドレスが指定
されると、第３，第４のＲＯＭはそれぞれ各アドレスデ
ータの積及び各アドレスデータの積の符号反転値に応じ
たデータを出力し、第２の加算器はこの出力データの和
を第２の位相差データとして出力しているため、位相差
検出処理が高速で行えると共に、ＤＳＰ等の高価な部品
を用いないため装置を経済的に構成できる。
１のチャネル信号および第２のチャネル信号に対応する
第１，第２のデータとこの第１，第２のデータの１タイ
ムスロット前のデータである第３，第４のデータとによ
り各チャネル信号における位相差検出演算を行う場合、
第１〜第４のＲＯＭ及び第１，第２の加算器を備え、第
１及び第３の各データにより第１のＲＯＭのアドレスが
指定され、かつ第２及び第４の各データにより第２のＲ
ＯＭのアドレスが指定されると、第１，第２のＲＯＭは
それぞれ各アドレスデータの積に応じたデータを出力
し、第１の加算器はこの出力データの和を第１の位相差
データとして出力すると共に、第２及び第３の各データ
により第３のＲＯＭのアドレスが指定され、かつ第１及
び第４の各データにより第４のＲＯＭのアドレスが指定
されると、第３，第４のＲＯＭはそれぞれ各アドレスデ
ータの積及び各アドレスデータの積の符号反転値に応じ
たデータを出力し、第２の加算器はこの出力データの和
を第２の位相差データとして出力しているため、位相差
検出処理が高速で行えると共に、ＤＳＰ等の高価な部品
を用いないため装置を経済的に構成できる。
【図１】本発明に係る積和加算器を適用した装置の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】上記装置を構成するＲＯＭ内のデータの格納状
況を示す図である。
況を示す図である。
【図３】上記ＲＯＭの構成を示す図である。
１ 直交検波器 ２Ａ，２Ｂ ローパスフィルタ ３Ａ，３Ｂ Ａ／Ｄ変換器 ４Ａ，４Ｂ ラッチ回路 ５Ａ〜５Ｂ ＲＯＭ ６Ａ，６Ｂ 加算器
Claims (1)
- 【請求項１】 第１のチャネル信号および第２のチャネ
ル信号に対応する第１，第２のデータとこの第１，第２
のデータの１タイムスロット前のデータである第３，第
４のデータとに基づいて前記各チャネル信号における位
相差検出演算を行う積和演算器において、 前記第１及び第３の各データによりアドレスの指定時に
第１及び第３の各データの積を出力する第１のＲＯＭ
と、前記第２及び第４の各データによりアドレスの指定
時に第２及び第４の各データの積を出力する第２のＲＯ
Ｍと、前記第２及び第３の各データによりアドレスの指
定時に第２及び第３の各データの積を出力する第３のＲ
ＯＭと、前記第１及び第４の各データによりアドレスの
指定時に第１及び第４の各データの積の符号反転値を出
力する第４のＲＯＭと、前記第１及び第２のＲＯＭの各
出力を加算して第１の位相差データを出力する第１の加
算器と、前記第３及び第４のＲＯＭの各出力を加算して
第２の位相差データを出力する第２の加算器とを備えた
ことを特徴とする積和演算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5067423A JPH06261084A (ja) | 1993-03-04 | 1993-03-04 | 積和演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5067423A JPH06261084A (ja) | 1993-03-04 | 1993-03-04 | 積和演算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06261084A true JPH06261084A (ja) | 1994-09-16 |
Family
ID=13344494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5067423A Pending JPH06261084A (ja) | 1993-03-04 | 1993-03-04 | 積和演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06261084A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088402A (en) * | 1995-08-01 | 2000-07-11 | Canon Kabushiki Kaisha | QAM spread spectrum demodulation system |
-
1993
- 1993-03-04 JP JP5067423A patent/JPH06261084A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088402A (en) * | 1995-08-01 | 2000-07-11 | Canon Kabushiki Kaisha | QAM spread spectrum demodulation system |
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