JPH06260494A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06260494A JPH06260494A JP7277093A JP7277093A JPH06260494A JP H06260494 A JPH06260494 A JP H06260494A JP 7277093 A JP7277093 A JP 7277093A JP 7277093 A JP7277093 A JP 7277093A JP H06260494 A JPH06260494 A JP H06260494A
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- silicon oxide
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- polycrystalline silicon
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Abstract
(57)【要約】
【構成】 半導体基板１１に素子分離絶縁膜１３を形成
し、ゲート絶縁膜１５を形成し、ゲート電極材料１７と
耐酸化膜１９と多結晶シリコン膜２１とを順次形成する
工程と、多結晶シリコン膜をパターニングし、このパタ
ーニングした多結晶シリコン膜に整合した領域の半導体
基板に不純物を導入して低濃度領域２３を形成する工程
と、酸化処理を行い多結晶シリコン膜表面に酸化シリコ
ン膜２７を形成する工程と、耐酸化膜とゲート電極材料
とを酸化シリコン膜に整合するようにエッチングし、ゲ
ート電極２９を形成し、不純物を半導体基板に導入して
高濃度領域２５を形成する工程とを有する。 【効果】 酸化シリコン膜の膜厚により、低濃度領域の
長さを制御している。このため低濃度領域の長さのばら
つきがきわめて小さくなり、したがってＭＯＳトランジ
スタの特性ばらつきを抑えることができる。
し、ゲート絶縁膜１５を形成し、ゲート電極材料１７と
耐酸化膜１９と多結晶シリコン膜２１とを順次形成する
工程と、多結晶シリコン膜をパターニングし、このパタ
ーニングした多結晶シリコン膜に整合した領域の半導体
基板に不純物を導入して低濃度領域２３を形成する工程
と、酸化処理を行い多結晶シリコン膜表面に酸化シリコ
ン膜２７を形成する工程と、耐酸化膜とゲート電極材料
とを酸化シリコン膜に整合するようにエッチングし、ゲ
ート電極２９を形成し、不純物を半導体基板に導入して
高濃度領域２５を形成する工程とを有する。 【効果】 酸化シリコン膜の膜厚により、低濃度領域の
長さを制御している。このため低濃度領域の長さのばら
つきがきわめて小さくなり、したがってＭＯＳトランジ
スタの特性ばらつきを抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明はゲート電極下の領域に設
ける低濃度領域と、ゲート電極に整合した領域に設ける
高濃度領域とを形成する、いわゆるライトリー・ドープ
ト・ドレイン（ＬＤＤ）構造を備えるＭＯＳトランジス
タの製造方法に関する。
ける低濃度領域と、ゲート電極に整合した領域に設ける
高濃度領域とを形成する、いわゆるライトリー・ドープ
ト・ドレイン（ＬＤＤ）構造を備えるＭＯＳトランジス
タの製造方法に関する。
【０００２】このゲート電極下の領域に設ける低濃度領
域と、ゲート電極に整合した領域に高濃度領域とを備え
るＭＯＳトランジスタの製造方法として、たとえば特開
平４−２７５４３４号公報に記載のものがある。この公
報に記載のＭＯＳトランジスタの製造方法を、図２の工
程断面図を用いて説明する。
域と、ゲート電極に整合した領域に高濃度領域とを備え
るＭＯＳトランジスタの製造方法として、たとえば特開
平４−２７５４３４号公報に記載のものがある。この公
報に記載のＭＯＳトランジスタの製造方法を、図２の工
程断面図を用いて説明する。
【０００３】まず図２（ａ）に示すように、Ｐ型の半導
体基板１１の素子分離領域に素子分離絶縁膜１３を形成
する。その後、素子分離絶縁膜１３に囲まれた素子領域
にゲート絶縁膜１５を形成する。
体基板１１の素子分離領域に素子分離絶縁膜１３を形成
する。その後、素子分離絶縁膜１３に囲まれた素子領域
にゲート絶縁膜１５を形成する。
【０００４】さらにその後、ポリシリコン膜３１と窒化
シリコン膜３３と多結晶シリコン膜２１とを順次形成す
る。この多結晶シリコン膜２１には、Ｎ型の不純物を導
入する。
シリコン膜３３と多結晶シリコン膜２１とを順次形成す
る。この多結晶シリコン膜２１には、Ｎ型の不純物を導
入する。
【０００５】つぎに図２（ｂ）に示すように、感光性樹
脂（図示せず）をエッチングマスクに用いて、多結晶シ
リコン膜２１と窒化シリコン膜３３とポリシリコン膜３
１とを、等方性エッチングと異方性エッチングとを用い
てエッチングする。
脂（図示せず）をエッチングマスクに用いて、多結晶シ
リコン膜２１と窒化シリコン膜３３とポリシリコン膜３
１とを、等方性エッチングと異方性エッチングとを用い
てエッチングする。
【０００６】その結果、下層のポリシリコン膜３１より
パターン寸法が小さい上層の多結晶シリコン膜２１を形
成する。
パターン寸法が小さい上層の多結晶シリコン膜２１を形
成する。
【０００７】さらにその後、Ｎ型の不純物を多結晶シリ
コン膜２１に整合した領域の半導体基板１１に導入し
て、低濃度領域２３を形成する。このとき不純物は窒化
シリコン膜３３とポリシリコン膜３１とを貫通して、半
導体基板１１に導入される。
コン膜２１に整合した領域の半導体基板１１に導入し
て、低濃度領域２３を形成する。このとき不純物は窒化
シリコン膜３３とポリシリコン膜３１とを貫通して、半
導体基板１１に導入される。
【０００８】つぎに図２（ｃ）に示すように、酸化処理
を行い、多結晶シリコン膜２１の表面に酸化シリコン膜
２７を形成する。この酸化処理を行うことにより、酸化
シリコン膜２７は体積膨張して、多結晶シリコン膜２１
のパターン寸法より大きくなる。
を行い、多結晶シリコン膜２１の表面に酸化シリコン膜
２７を形成する。この酸化処理を行うことにより、酸化
シリコン膜２７は体積膨張して、多結晶シリコン膜２１
のパターン寸法より大きくなる。
【０００９】その後、酸化シリコン膜２７とポリシリコ
ン膜３１との整合した領域の半導体基板１１にＮ型の不
純物を導入して、高濃度領域２５を形成する。
ン膜３１との整合した領域の半導体基板１１にＮ型の不
純物を導入して、高濃度領域２５を形成する。
【００１０】以上の工程により、ＬＤＤ構造を有するＭ
ＯＳトランジスタを形成することができる。
ＯＳトランジスタを形成することができる。
【００１１】
【発明が解決しようとする課題】図２を用いて説明した
ＭＯＳトランジスタの製造方法においては、低濃度領域
２３はポリシリコン膜３１のパターン寸法に対する多結
晶シリコン膜２１のパターン寸法の差を利用して形成し
ている。そしてここで多結晶シリコン膜２１は、等方性
エッチングにより形成し、ポリシリコン膜３１は異方性
エッチングにより形成している。
ＭＯＳトランジスタの製造方法においては、低濃度領域
２３はポリシリコン膜３１のパターン寸法に対する多結
晶シリコン膜２１のパターン寸法の差を利用して形成し
ている。そしてここで多結晶シリコン膜２１は、等方性
エッチングにより形成し、ポリシリコン膜３１は異方性
エッチングにより形成している。
【００１２】このため多結晶シリコン膜２１の寸法制御
性は良くない。したがって低濃度領域２３の寸法制御性
が悪く、ＭＯＳトランジスタの特性ばらつきが発生す
る。
性は良くない。したがって低濃度領域２３の寸法制御性
が悪く、ＭＯＳトランジスタの特性ばらつきが発生す
る。
【００１３】本発明の目的は、上記課題を解決して、Ｍ
ＯＳトランジスタの特性ばらつきがないＬＤＤ構造を備
えるＭＯＳトランジスタの製造方法を提供することであ
る。
ＯＳトランジスタの特性ばらつきがないＬＤＤ構造を備
えるＭＯＳトランジスタの製造方法を提供することであ
る。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明におけるＭＯＳトランジスタの製造方法は下
記記載の工程を採用する。
に、本発明におけるＭＯＳトランジスタの製造方法は下
記記載の工程を採用する。
【００１５】本発明におけるＭＯＳトランジスタの製造
方法は、第１導電型の半導体基板の素子分離領域に素子
分離絶縁膜を形成し、ゲート絶縁膜を形成し、ゲート電
極材料と耐酸化膜と多結晶シリコン膜とを順次形成する
工程と、多結晶シリコン膜をパターニングし、このパタ
ーニングした多結晶シリコン膜に整合した領域の半導体
基板に第２導電型の不純物を導入して低濃度領域を形成
する工程と、酸化処理を行い多結晶シリコン膜表面に酸
化シリコン膜を形成する工程と、耐酸化膜とゲート電極
材料とを酸化シリコン膜に整合するようにエッチング
し、ゲート電極を形成し、第２導電型の不純物を半導体
基板に導入して高濃度領域を形成する工程とを有するこ
とを特徴とする。
方法は、第１導電型の半導体基板の素子分離領域に素子
分離絶縁膜を形成し、ゲート絶縁膜を形成し、ゲート電
極材料と耐酸化膜と多結晶シリコン膜とを順次形成する
工程と、多結晶シリコン膜をパターニングし、このパタ
ーニングした多結晶シリコン膜に整合した領域の半導体
基板に第２導電型の不純物を導入して低濃度領域を形成
する工程と、酸化処理を行い多結晶シリコン膜表面に酸
化シリコン膜を形成する工程と、耐酸化膜とゲート電極
材料とを酸化シリコン膜に整合するようにエッチング
し、ゲート電極を形成し、第２導電型の不純物を半導体
基板に導入して高濃度領域を形成する工程とを有するこ
とを特徴とする。
【００１６】
【実施例】以下図面を用いて本発明の実施例におけるＭ
ＯＳトランジスタの製造方法を説明する。図１（ａ）か
ら（ｄ）は本発明のＭＯＳトランジスタの製造方法を工
程順に示す断面図である。
ＯＳトランジスタの製造方法を説明する。図１（ａ）か
ら（ｄ）は本発明のＭＯＳトランジスタの製造方法を工
程順に示す断面図である。
【００１７】まず図１（ａ）に示すように、導電型がＰ
型の半導体基板１１の酸化処理を行い、膜厚が３０ｎｍ
の酸化シリコン膜（図示せず）を形成する。
型の半導体基板１１の酸化処理を行い、膜厚が３０ｎｍ
の酸化シリコン膜（図示せず）を形成する。
【００１８】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が５０ｎｍの窒化シリコン
膜（図示せず）全面に形成する。
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が５０ｎｍの窒化シリコン
膜（図示せず）全面に形成する。
【００１９】その後、回転塗布法により感光性樹脂（図
示せず）を窒化シリコン膜上の全面に形成し、所定のフ
ォトマスクを用いて露光、現像を行い、素子領域上に感
光性樹脂をパターニングする。
示せず）を窒化シリコン膜上の全面に形成し、所定のフ
ォトマスクを用いて露光、現像を行い、素子領域上に感
光性樹脂をパターニングする。
【００２０】その後、このパターニングした感光性樹脂
をエッチングマスクとして用いて、窒化シリコン膜と酸
化シリコン膜とを素子領域上に形成するように、エッチ
ングする。
をエッチングマスクとして用いて、窒化シリコン膜と酸
化シリコン膜とを素子領域上に形成するように、エッチ
ングする。
【００２１】その後、窒化シリコン膜を酸化防止膜とし
て用いて、素子領域周囲の素子分離領域に酸化シリコン
膜からなる素子分離絶縁膜１３を形成する、いわゆる選
択酸化処理を行う。
て用いて、素子領域周囲の素子分離領域に酸化シリコン
膜からなる素子分離絶縁膜１３を形成する、いわゆる選
択酸化処理を行う。
【００２２】この選択酸化処理条件は、水蒸気酸化雰囲
気中で温度１０００℃、時間１６０分の選択酸化処理を
行い、膜厚が７５０ｎｍの素子分離絶縁膜１３を形成す
る。
気中で温度１０００℃、時間１６０分の選択酸化処理を
行い、膜厚が７５０ｎｍの素子分離絶縁膜１３を形成す
る。
【００２３】その後、選択酸化に用いた窒化シリコン膜
を加熱したリン酸を用いて除去し、さらに窒化シリコン
膜の下の酸化シリコン膜をフッ酸系のエッチング液を用
いて除去する。
を加熱したリン酸を用いて除去し、さらに窒化シリコン
膜の下の酸化シリコン膜をフッ酸系のエッチング液を用
いて除去する。
【００２４】その後、酸素と窒素との混合ガス雰囲気中
で酸化処理を行い、半導体基板１１の素子領域にゲート
絶縁膜１５を形成する。
で酸化処理を行い、半導体基板１１の素子領域にゲート
絶縁膜１５を形成する。
【００２５】このゲート絶縁膜１５の形成は、温度１０
００℃、時間５０分の酸化処理を行い、膜厚３０ｎｍの
酸化シリコン膜からなるゲート絶縁膜１５を形成する。
００℃、時間５０分の酸化処理を行い、膜厚３０ｎｍの
酸化シリコン膜からなるゲート絶縁膜１５を形成する。
【００２６】その後、反応ガスとしてモノシラン（Ｓｉ
Ｈ4 ）を用いる化学気相成長法によりゲート電極材料１
７として、ポリシリコン膜を膜厚３８０ｎｍ形成する。
Ｈ4 ）を用いる化学気相成長法によりゲート電極材料１
７として、ポリシリコン膜を膜厚３８０ｎｍ形成する。
【００２７】さらにジクロルシランとアンモニアとを用
いる化学気相成長法により、耐酸化膜１９として、窒化
シリコン膜を膜厚２００ｎｍ形成する。
いる化学気相成長法により、耐酸化膜１９として、窒化
シリコン膜を膜厚２００ｎｍ形成する。
【００２８】さらにモノシランを反応ガスとして用いる
化学気相成長法により、多結晶シリコン膜２１を膜厚４
００ｎｍ形成する。
化学気相成長法により、多結晶シリコン膜２１を膜厚４
００ｎｍ形成する。
【００２９】つぎに図１（ｂ）に示すように、回転塗布
法により感光性樹脂（図示せず）を多結晶シリコン膜２
１上の全面に形成する。その後、所定のフォトマスクを
用いて露光、現像を行い、感光性樹脂をパターンニング
する。
法により感光性樹脂（図示せず）を多結晶シリコン膜２
１上の全面に形成する。その後、所定のフォトマスクを
用いて露光、現像を行い、感光性樹脂をパターンニング
する。
【００３０】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて、多結晶シリコン膜２１を
エッチングする。
をエッチングマスクに用いて、多結晶シリコン膜２１を
エッチングする。
【００３１】この多結晶シリコン膜２１のエッチング
は、反応性イオンエッチング装置を用い、エッチングガ
スとして六フッ化イオウ（ＳＦ6 ）と酸素との混合ガス
を用いて行う。
は、反応性イオンエッチング装置を用い、エッチングガ
スとして六フッ化イオウ（ＳＦ6 ）と酸素との混合ガス
を用いて行う。
【００３２】その後、イオン注入法により多結晶シリコ
ン膜２１の整合した領域の半導体基板１１に、リンある
いは砒素を導入して低濃度領域２３を形成する。
ン膜２１の整合した領域の半導体基板１１に、リンある
いは砒素を導入して低濃度領域２３を形成する。
【００３３】この低濃度領域２３を形成するためのイオ
ン注入は、不純物が耐酸化膜１９とゲート電極材料１７
とを貫通して、半導体基板１１に導入される注入エネル
ギーで、イオン注入量としては１０11〜１０12ｃｍ-2の
条件で行う。
ン注入は、不純物が耐酸化膜１９とゲート電極材料１７
とを貫通して、半導体基板１１に導入される注入エネル
ギーで、イオン注入量としては１０11〜１０12ｃｍ-2の
条件で行う。
【００３４】つぎに図１（ｃ）に示すように、酸化処理
を行い多結晶シリコン膜２１の表面に酸化シリコン膜２
７を形成する。
を行い多結晶シリコン膜２１の表面に酸化シリコン膜２
７を形成する。
【００３５】この多結晶シリコン膜２１表面に酸化シリ
コン膜を形成するための酸化処理条件は、水蒸気酸化雰
囲気中で、温度８００℃で行う。
コン膜を形成するための酸化処理条件は、水蒸気酸化雰
囲気中で、温度８００℃で行う。
【００３６】酸化処理により表面に酸化シリコン膜２７
を形成した多結晶シリコン膜２１のパターン寸法は、多
結晶シリコン膜２１を酸化することにより、図１（ｂ）
に示す多結晶シリコン膜２１のパターン寸法より大きく
なる。
を形成した多結晶シリコン膜２１のパターン寸法は、多
結晶シリコン膜２１を酸化することにより、図１（ｂ）
に示す多結晶シリコン膜２１のパターン寸法より大きく
なる。
【００３７】このパターン寸法の増加分が、低濃度領域
２３の長さと対応する。
２３の長さと対応する。
【００３８】つぎに図１（ｄ）に示すように、酸化シリ
コン膜２７をエッチングマスクとして用いて、耐酸化膜
１９とゲート電極材料１７とをエッチングする。
コン膜２７をエッチングマスクとして用いて、耐酸化膜
１９とゲート電極材料１７とをエッチングする。
【００３９】耐酸化膜１９のエッチングは加熱したリン
酸を用い、ゲート電極材料１７のエッチングは反応性イ
オンエッチング装置を用いて、エッチングガスとして六
フッ化イオウと酸素との混合ガスを用いてそれぞれ行
う。
酸を用い、ゲート電極材料１７のエッチングは反応性イ
オンエッチング装置を用いて、エッチングガスとして六
フッ化イオウと酸素との混合ガスを用いてそれぞれ行
う。
【００４０】この結果、ゲート電極材料１７からなるゲ
ート電極２９を形成する。
ート電極２９を形成する。
【００４１】その後、ゲート電極２９上の酸化シリコン
膜２７と多結晶シリコン膜２１と耐酸化膜１９とを除去
する。
膜２７と多結晶シリコン膜２１と耐酸化膜１９とを除去
する。
【００４２】その後、ゲート電極２９の整合した領域の
半導体基板１１にイオン注入法により、リンあるいは砒
素を導入して、高濃度領域２５を形成する。
半導体基板１１にイオン注入法により、リンあるいは砒
素を導入して、高濃度領域２５を形成する。
【００４３】この高濃度領域２５形成のためのイオン注
入量は、２×１０15ｃｍ-2程度の条件で行う。
入量は、２×１０15ｃｍ-2程度の条件で行う。
【００４４】その後の工程は図示しないが、リンとボロ
ンとを含む酸化シリコン膜からなる層間絶縁膜を形成
し、感光性樹脂をエッチングマスクとして層間絶縁膜を
エッチングしてコンタクトホールを形成し、その後スパ
ッタリング法によりシリコンと銅とを含むアルミニウム
からなる配線材料を形成し、感光性樹脂をエッチングマ
スクとして配線材料をエッチングして配線を形成する。
この結果、ＬＤＤ構造を備え、さらにゲート電極下の領
域に低濃度領域を有するＭＯＳトランジスタが得られ
る。
ンとを含む酸化シリコン膜からなる層間絶縁膜を形成
し、感光性樹脂をエッチングマスクとして層間絶縁膜を
エッチングしてコンタクトホールを形成し、その後スパ
ッタリング法によりシリコンと銅とを含むアルミニウム
からなる配線材料を形成し、感光性樹脂をエッチングマ
スクとして配線材料をエッチングして配線を形成する。
この結果、ＬＤＤ構造を備え、さらにゲート電極下の領
域に低濃度領域を有するＭＯＳトランジスタが得られ
る。
【００４５】
【発明の効果】以上の説明で明らかなように、本発明の
ＭＯＳトランジスタの製造方法においては、酸化処理に
より形成する多結晶シリコン膜の表面に形成する酸化シ
リコン膜の膜厚により、低濃度領域の長さを制御してい
る。このため低濃度領域の長さのばらつきがきわめて小
さくなり、したがってＭＯＳトランジスタの特性ばらつ
きを抑えることができる。
ＭＯＳトランジスタの製造方法においては、酸化処理に
より形成する多結晶シリコン膜の表面に形成する酸化シ
リコン膜の膜厚により、低濃度領域の長さを制御してい
る。このため低濃度領域の長さのばらつきがきわめて小
さくなり、したがってＭＯＳトランジスタの特性ばらつ
きを抑えることができる。
【図１】本発明の実施例における半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図２】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
１７ ゲート電極材料 １９ 耐酸化膜 ２１ 多結晶シリコン膜 ２３ 低濃度領域 ２５ 高濃度領域 ２７ 酸化シリコン膜 ２９ ゲート電極
Claims (1)
- 【請求項１】 第１導電型の半導体基板の素子分離領域
に素子分離絶縁膜を形成し、ゲート絶縁膜を形成し、ゲ
ート電極材料と耐酸化膜と多結晶シリコン膜とを順次形
成する工程と、多結晶シリコン膜をパターニングし、こ
のパターニングした多結晶シリコン膜に整合した領域の
半導体基板に第２導電型の不純物を導入して低濃度領域
を形成する工程と、酸化処理を行い多結晶シリコン膜表
面に酸化シリコン膜を形成する工程と、耐酸化膜とゲー
ト電極材料とを酸化シリコン膜に整合するようにエッチ
ングし、ゲート電極を形成し、第２導電型の不純物を半
導体基板に導入して高濃度領域を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277093A JPH06260494A (ja) | 1993-03-09 | 1993-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277093A JPH06260494A (ja) | 1993-03-09 | 1993-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260494A true JPH06260494A (ja) | 1994-09-16 |
Family
ID=13498948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7277093A Pending JPH06260494A (ja) | 1993-03-09 | 1993-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260494A (ja) |
-
1993
- 1993-03-09 JP JP7277093A patent/JPH06260494A/ja active Pending
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