JPH06259161A

JPH06259161A - パワー制御回路

Info

Publication number: JPH06259161A
Application number: JP5044261A
Authority: JP
Inventors: Yasushi Sasaki; 靖笹木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-03-05
Filing date: 1993-03-05
Publication date: 1994-09-16
Anticipated expiration: 2014-10-12
Also published as: JP2962087B2

Abstract

(57)【要約】【目的】パワーダウン解除直後に、マスタクロックの発
振が不安定となる、位相制御回路を内蔵する集積回路
の、不安定クロックによる誤動作を防止する。【構成】集積回路１００の外部より入力される、周波数
の決まっているフレーム信号１２０の周期ごとに、マス
タクロック２５０によるカウント動作を行い、このカウ
ント値、すなわち決まった時間内でのマスタクロック発
振回数を測定し、その発振回数が正常ならば、クロック
が安定，異常ならば不安定を判断し、マスタクロック２
５０の安定が検出されてから、前記マスタクロック２５
０を、本集積回路１００のシステムクロック７５０とし
て用いるよう制御し、パワー制御解除直後の、不安定な
クロックによる、集積回路１００の誤動作を防止するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパワー制御回路に関し、
特に携帯用の通信装置等のように、パワーダウン機能を
有し、位相制御回路等によりシステムクロックを内部で
自己発振して動作する集積回路において、パワーダウン
解除直後にクロックの発振が不安定な集積回路の誤動作
を防止する回路に関する。

【０００２】

【従来の技術】近年においては、エネルギの有効活用を
反映してか、各種装置で低消費電力化が望まれている。
よって、当然集積回路においても、未使用時や、スタン
バイ時等の消費電力を抑えるため、パワー制御回路が搭
載されている。

【０００３】以下、図９，図１０，図１１を参照して、
位相制御回路を内蔵する集積回路の、従来のパワー制御
回路について説明する。図９において、従来の集積回路
１００では、外部よりのパワー制御信号１１０が“１”
レベル入力が通常動作、“０”レベル入力でパワーダウ
ン動作する。外部フレーム信号１２０は８ｋＨｚ，マス
タクロック２５０は、位相制御回路２００が発振する１
０２４ｋＨｚ前後のクロック、分周回路３００は、前記
マスタクロック２５０を１２８分周して８ｋＨｚ前後の
内部フレーム信号３５０を発生する回路である。位相制
御回路２００は、外部フレーム信号１２０と内部フレー
ム信号３５０とが同期化するよう、マスタクロックの発
振周波数を制御する回路でもあり、外部フレーム信号１
２０の立ち上がりに対し、内部フレーム信号３５０の立
ち上がりが進んでいる場合は、マスタクロック２５０の
発振周波数を１０２４ｋＨｚより低い周波数（位相差に
応じて）に制御するため、内部フレーム信号３５０の発
振周期が伸び、次の内部フレーム信号３５０の立ち上が
りが遅れて、外部フレーム信号１２０と内部フレーム信
号３５０の位相差が縮まる。同様に、外部フレーム信号
１２０の立ち上がりに対し、内部フレーム信号３５０の
立ち上がりが遅れている場合は、マスタクロック２５０
の発振周波数を１０２４ｋＨｚより高い周波数（位相差
に応じて）に制御するため、内部フレーム信号３５０の
発振周期が縮み、次の内部フレーム信号３５０の立ち上
がりが早まり、外部フレーム信号１２０と内部フレーム
信号３５０の位相差が縮まる。

【０００４】以上の位相制御動作により、内部フレーム
信号３５０と外部フレーム信号１２０を同期化し、外部
フレーム信号１２０に同期化したシステムクロック７５
０（＝マスタクロック）にて、その他の機能回路８００
を動作させる。よって、外部フレーム信号１２０に同期
したデータ信号等を、本回路８００にて、誤ることなく
受け取ることも可能となる。

【０００５】ここで、従来例のパワー制御動作を、図１
０，図１１を用いて説明する。図１０に示すように、ａ
点でパワー制御信号１１０が“１”から“０”レベルへ
と変化し、通常動作モードからパワーダウンモードにな
ると、位相制御回路はマスタクロック２５０の発振を直
ちに停止し、その出力は“０”レベルとなる、これによ
りシステムクロック７５０も、当然“０”レベルとなる
ため、集積回路内のシステムクロック７５０による回路
８００の動作がすべて停止して、回路８００内の消費電
力を抑えることができる。

【０００６】次に、図１１に示すように、再びパワー制
御信号１１０を“１”とし、パワーダウンを解除する
と、位相制御回路２００はマスタクロック２５０の発振
を開始し、再び外部フレーム信号１２０と内部フレーム
信号３５０が同期化するよう動作する。しかしながら、
従来例では、マスタクロック２５０をそのままシステム
クロック７５０として用いるため、パワーダウン解除直
後に、図１１のクロック２５０のように、マスタクロッ
クの発振が不安定な位相制御回路においては、不安定な
システムクロック７５０により、その他の内部回路８０
０を動作するため、パワーダウン解除直後は、集積回路
１００が誤動作する欠点がある。

【０００７】また、クロックが安定か、不安定かを知る
手段がないため、本集積回路１００を外部よりマイコン
等で制御する場合、マイコンはパワー解除直後より、集
積回路１００が完全に動作すると保証されるだけの、任
意の時間を必ず待（この間のデータ出力等は、無効とし
て処理する）たなければならない。

【０００８】

【発明が解決しようとする課題】従来のパワー制御回路
の構成では、パワーダウン解除直後に、位相制御回路の
出力するマスタクロック２５０が不安定であると、マス
タクロック２５０をそのままシステムクロック７５０と
して用いているため、前記システムクロック７５０が不
安定となるので、集積回路１００の動作が保証されない
という欠点がある。また、クロックが安定したか、否か
は、本集積回路１００も、これを制御する外部のマイコ
ン等も、知る術がないため、仮にクロックが早く安定し
ていても、常に集積回路が完全に動作すると保証される
だけの、任意の時間を必ず待たなければならないという
欠点がある。

【０００９】本発明の目的は、前記欠点を解決し、不安
定なシステムクロックが発生しないようにしたパワー制
御回路を提供することにある。

【００１０】

【課題を解決するための手段】本発明の構成は、パワー
ダウンする機能と位相制御回路とを内蔵し、前記位相制
御回路を源とするシステムクロックにて動作するパワー
制御回路において、マスタクロックを分周して内部フレ
ーム信号を発生する分周回路と、前記マスタクロックを
発生するとともに、外部からの外部フレーム信号と前記
内部フレーム信号とが同期化すように、前記マスタクロ
ックの発振を制御し、外部または内部からの第一のパワ
ー制御信号に応じてパワーダウンする前記位相制御回路
と、前記マスタクロックでカウント動作し、前記外部フ
レームの任意のタイミングごとにカウント値を出力し、
前記カウント値出力直後にリセットまたはプリセットし
てカウント動作を繰り返すカウンタと、前記カウント値
をデコードし前記マスタクロックの安定，不安定を判断
し、クロック安定検出信号を出力するデコーダと、前記
第一のパワー制御信号と前記クロック安定検出信号より
第二のパワー制御信号を出力するパワー制御信号発生回
路と、前記第二のパワー制御信号と前記マスタクロック
より前記システムクロックを生成するシステムクロック
発生回路とを備え、前記カウンタと前記デコーダにて前
記マスタクロックの安定を検出し、前記マスタクロック
の安定検出の後、前記システムクロックを発生するよう
になしたことを特徴とする。

【００１１】

【実施例】次に、図面を参照して、本発明について説明
する。図１は、本発明の第１の実施例のパワー制御回路
を示すブロック図である。

【００１２】図１において、本実施例の構成は、パワー
ダウンする機能と位相制御回路２００とを内蔵し、前記
位相制御回路２００を源とするシステムクロックにて動
作する集積回路１００において、マスタクロック２５０
を分周して内部フレーム信号３５０を発生する分周回路
３００と、前記マスタクロック２５０を発生するととも
に、前記集積回路１００外部よりの外部フレーム信号１
２０と前記内部フレーム信号３５０とが同期化すよう
に、前記マスタクロック２５０の発振を制御する回路
で、前記集積回路１００の外部または内部よりの第一の
パワー制御信号１１０に応じてパワーダウンする前記位
相制御回路２００と、前記マスタクロック２５０でカウ
ント動作し、前記外部フレーム信号１２０の任意のタイ
ミングごとにカウント値を出力し、前記カウント値出力
直後にリセットまたはプリセットしてカウント動作を繰
り返すカウンタ４００と、前記カウント値をデコードし
前記マスタクロック２５０の安定，不安定を判断し、ク
ロック安定検出信号５５０を出力するデコーダ５００
と、前記パワー制御信号１１０と前記クロック安定検出
信号５５０より第二のパワー制御信号６５０を出力する
パワー制御信号発生回路６００と、前記第二のパワー制
御信号６５０と前記マスタクロック２５０より前記シス
テムクロック７５０を生成するシステムクロック発生回
路７００とを備え、前記カウンタ４００と前記デコーダ
５００にて前記マスタクロック２５０の安定を検出し、
前記マスタクロック２５０の安定検出の後、前記システ
ムクロック７５０を発生することで、パワーダウン解除
後の集積回路１００の安定動作を保証する。

【００１３】集積回路１００内へ外部から入力される第
一のパワー制御信号１１０は、“１”レベル入力で通常
動作、“０”レベル入力でパワーダウン動作をする。外
部フレーム信号１２０は８ｋＨｚ、マスタクロック２５
０は位相制御回路２００が発振する１０２４ｋＨｚ前後
のクロック、分周回路３００は前記マスタクロック２５
０を１２８分周して８ｋＨｚ前後の内部フレーム信号３
５０を発生する回路である。位相制御回路２００は、外
部フレーム信号１２０と内部フレーム信号３５０とが同
期化するよう、マスタクロック２５０の発振周波数を、
従来例とまったく同じに制御する回路である。カウンタ
４００は外部フレーム信号１２０が“１”レベルの区間
はリセットされ、外部信号が“０”レベルの区間では、
マスタクロック２５０にてカウント動作を続け、外部フ
レーム信号１２０が立ち上がり直前のカウント値４５０
を、デコーダ５００へと出力する回路である。デコーダ
５００はカウント値４５０をデコードして、クロック安
定検出信号５５０を、外部フレーム信号１２０の立ち上
がりに同期して出力する回路であり、図３の（Ａ）に示
す対応で、カウント値４５０の各入力に対し、クロック
安定化検出信号５５０を出力する。パワー制御信号発生
回路６００は前記第一のパワー制御信号１１０と、前記
クロック安定検出信号５５０より、第二のパワー制御信
号６５０を出力する回路であり、その回路構成例を図４
（Ａ）に示す。

【００１４】図４の（Ａ）において、パワー制御信号発
生回路６００は、第一のパワー制御信号１１０とクロッ
ク安定検出信号５５０とが入力されるＡＮＤ回路６１０
と、第一のパワー制御信号１１０が入力されるインバー
タ６２０と、Ｓ−Ｒ型フリップフロップ６３０とを有
し、第二のパワー制御信号６５０を出力する。

【００１５】システムクロック発生回路７００は、第二
のパワー制御信号６５０とマスタクロック２５０との論
理積（ＡＮＤ）を、システムクロック７５０として出力
する回路である。以上により、発生する外部フレーム信
号に同期した、システムクロック７５０にて、内部の機
能回路８００は動作する。

【００１６】次に、図１，図３の（Ａ），（Ｂ）、図４
の（Ａ）、図５，図６を参照して、本発明の第１の実施
例のパワー制御動作を説明する。

【００１７】図５，図６は、図１の第１の実施例の回路
動作のそれぞれ第１の部分，第２の部分を示すタイミン
グ図である。図５の第１の部分に引き続いて、図６の第
２の部分となり、第１，第２部分を合わせて、全体の回
路動作を示すことになる。

【００１８】第一のパワー制御信号１１０が“０”レベ
ルとなるパワーダウンモードでは、本実施例も従来例と
同様に、位相制御回路２００はマスタクロック２５０の
発振を直ちに停止し、その出力は“０”レベルとなる、
これによりシステムクロック７５０は、常に“０”レベ
ル（第二のパワー制御信号６５０とマスタクロック２５
０との論理積）となるため、集積回路１００内のシステ
ムクロック７５０による、内部の機能回路８００の動作
は停止して、回路８００内の消費電力を抑えることがで
きる。

【００１９】次に、図５，図６に示すように、ａ点で第
一のパワー制御信号１１０が“０”から“１”レベルへ
と変化し、第一のパワーダウンモードが解除されると、
位相制御回路２００はマスタクロック２５０の発振を開
始し、再び外部フレーム信号１２０と内部フレーム信号
３５０が同期化するよう動作しはじめる。ここで、カウ
ンタ４００は、外部フレーム信号１２０（８ｋＨｚ）の
“０”レベルの区間（６２．５μＳＥＣ）を、位相制御
回路２００が発生するマスタクロック２５０（安定して
いれば１０２４ｋＨｚ）にてカウンタ４００でカウント
し、外部フレーム信号１２０の立ち上がり直前のカウン
トデータを、カウント値出力４５０として外部フレーム
信号１２０の立ち上がりで、デコーダ５００へと出力す
る。ここで、マスタクロック２５０が安定していれば、
当然そのカウント値は、６２．５μＳＥＣ／（１／１０
２４ｋＨｚ）＝６４カウントとなり、位相のズレやジッ
タを考慮すれば、６３〜６５の範囲の値となる。マスタ
クロック２５０が不安定であれば、カウント値は、６２
以下や６６以上になる。よって、このカウント値を図３
の（Ａ）に示す対応でデコードすることで、クロックの
安定・不安定を判定することができる。図５，図６でｂ
点からｃ点の間は、カウント値出力が５８となっている
ため、クロックが不安定であるとデコーダ５００は判断
し、クロック安定検出信号５５０の出力を“０”とす
る。ｃ点からは、カウント値が６３となり、クロックが
安定するため、クロック安定検出信号５５０の出力を
“１”とする。パワー制御信号発生回路６００、すなわ
ち図４の（Ａ）は、第一のパワー制御信号１１０が
“０”になると、第二のパワー制御信号６５０も、直ち
に“０”となるパワーダウン優先の回路であり、第二の
パワー制御信号６５０が“１”（パワーダウン解除）と
なるのは、第一のパワー制御信号１１０が“１”とな
り、パワダウン解除となった後、はじめてクロック安定
検出信号５５０が“１”になるときであり、図６におい
ては、ｃ点でこれより第二のパワー制御信号６５０が解
除され“１”となる。システムクロック発生回路７００
は、マスタクロック２５０と第二のパワー制御信号６５
０との論理積により、システムクロック７５０を発生す
るので、図６のｃ点以降、安定化したマスタクロックが
システムクロック７５０として出力され、機能回路８０
０を動かすようになる。

【００２０】すなわち、本実施例のパワー制御回路は、
外部フレーム信号１２０が“０”レベルの決まった時間
（６２．５μＳＥＣ）を、位相制御回路２００が発生す
るマスタクロック２５０（安定すれば１０２４ｋＨｚ）
にてカウントし、そのカウント値、すなわち一定時間に
発生したマスタクロック２５０の個数により、デコーダ
５００でクロックの安定，不安定を検出し、クロックの
安定が検出されてから、第二のパワー制御信号６５０を
解除し、システムクロック７５０を発生するため、パワ
ー制御解除直後の集積回路１００内の、機能回路８００
の正常動作を保証することができる。

【００２１】なお、前記デコーダ５００の構成を図３の
（Ｂ）に示す回路とすると、カウント値が連続して６３
〜６５の値のみに、クロック安定検出信号５５０のを
“１”とする。すなわち、連続して複数回クロックの安
定を検出することで、より確かな回路動作が保証され
る。

【００２２】また、本実施例では、カウンタ４００のカ
ウントクロックに、位相制御回路２００が発生するマス
タクロック２５０を用いたが、分周回路３００の各分周
段階ごとに生成されるクロックにて実現することも可能
である。

【００２３】図２は本発明の第２の実施例のパワー制御
回路を示すブロック図である。図２において、本発明の
第２の実施例のパワー制御回路が、図１の第１の実施例
と相違する点は、パワー制御信号発生回路６００の構成
が、図４の（Ａ）から、図４の（Ｂ）になった点と、分
周回路３００にリセット機能を付加した点と、第二のパ
ワー制御信号６５０を、出力端子９００で外部に出力で
きる点とである。

【００２４】まず、図４の（Ａ）と図４の（Ｂ）との相
違点を説明する。図４の（Ｂ）の回路は、（Ａ）の回路
の第二のパワー制御信号６５０の出力に、遅延回路６４
０と、インバータ６６０と、ＡＮＤ回路６８０を付加し
て、第二のパワー制御信号６５０の立ち上がり時に、遅
延回路６４０の遅延量幅のリセット信号６７０を出力す
る機能を追加した回路で、このリセット信号６７０によ
り、前記分周回路３００をリセットする。なお、第二の
パワー制御信号６５０が変化するタイミングは、外部フ
レーム信号１２０の立ち上がりなので、リセット信号６
７０の出力も、外部フレーム信号１２０に同期している
ことになる。

【００２５】ここで、図５，図６と図７，図８とを参照
して動作の相違点について説明する。

【００２６】図７は図２の第２の実施例の動作の第１の
部分を示すタイミング図である。図８は図７の第１の部
分に続く第２の部分を示すタイミング図である。図７，
図８を組み合わせて、全体のタイミング図となる。

【００２７】第１の実施例では、図５，図６に示すよう
に、ｃ点において確かにマスタクロック２５０の発振は
安定しているが、マスタクロック２５０を分周した内部
フレーム信号３５０と、外部フレーム信号１２０が同期
しているとは限らない。よって、位相制御回路２００が
マスタクロック２５０の発振周波数を制御して同期化す
るには、時間がかかる場合がある。

【００２８】一方、第２の実施例においては、図７，図
８に示すように、ｃ′点で、クロックの安定を検出する
と、第１の実施例と同様に、外部フレーム信号１２０に
同期して、第２のパワー制御信号６５０が“１”となる
ため、リセット信号６７０が発生し、分周回路３００を
リセットするため、強制的に外部フレーム信号１２０
と、内部フレーム信号３５０の同期化が実行され、引き
込み時間が短縮される。

【００２９】また、出力端子９００により、第２のパワ
ー制御信号６５０を集積回路１００の外部に出力できる
ことで、外部のマイコン等が本集積回路１００を制御す
る際に、出力端子９００を監視することで、集積回路１
００が安定動作しているか否かを確認できる。

【００３０】

【発明の効果】以上説明したように、本発明のパワー制
御回路は、外部フレーム信号の“０”レベルの区間を、
位相制御回路が発生するマスタクロックにてカウント
し、そのカウント値によりマスタクロックが、安定した
か否かをデコーダで検出し、クロック安定が検出された
後に、第二のパワー制御信号を解除し、システムクロッ
クを発生して供給するため、パワーダウン解除後の、不
安定なクロックによる誤動作は起こらず、機能回路８０
０の正常動作を保証することができるという効果があ
り、また特に第２の実施例で示したように、出力端子か
ら第二の制御信号を集積回路外部に出力することで、外
部のマイコン等でも、本集積回路が安定したクロックに
よって動作しているか否かを確認でき、さらにパワーダ
ウン解除後のクロックが安定した時点で、分周回路を外
部フレーム信号に同期してリセットすることもできるの
で、外部フレーム信号に対する、内部フレーム信号の引
きこみ時間も短くできるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のパワー制御回路を示し
たブロック図である。

【図２】本発明の第２の実施例のパワー制御回路を示し
たブロック図である。

【図３】（Ａ），（Ｂ）は図１のデコーダのカウント値
とクロック安定検出信号の対応、今回のカウント値，過
去のカウント値とクロック安定検出信号の対応をそれぞ
れ示した図である。

【図４】（Ａ），（Ｂ）は、それぞれ図１のパワー制御
信号発生回路，図２のパワー制御信号発生回路を示すブ
ロック図である。

【図５】図１の第１の実施例の回路動作の第１の部分を
示すタイミング図である。

【図６】図５の第１の部分に続く第２の部分を示すタイ
ミング図である。

【図７】図２の第２の実施例の回路動作の第１の部分を
示すタイミング図である。

【図８】図７の第１の部分に続く第２の部分を示すタイ
ミング図である。

【図９】従来のパワー制御回路を示すブロック図であ
る。

【図１０】図９のパワー制御回路のターンオン時のタイ
ミング図である。

【図１１】図９のパワー制御回路のターンオフ時のタイ
ミング図である。

【符号の説明】

１００集積回路１１０第一のパワー制御信号１２０外部フレーム信号２００位相制御回路２５０マスタクロック３００分周回路３５０内部フレーム信号４００カウンタ４５０カウント値５００デコーダ５５０クロック安定検出信号６００パワー制御信号発生回路６３０Ｒ−Ｓ型フリップフロップ６４０遅延回路６５０第二のパワー制御信号６７０分周回路リセット信号７００システムクロック発生回路７５０システムクロック８００システムクロックにて動作する回路

Claims

【特許請求の範囲】

【請求項１】パワーダウンする機能と位相制御回路と
を内蔵し、前記位相制御回路を源とするシステムクロッ
クにて動作するパワー制御回路において、マスタクロッ
クを分周して内部フレーム信号を発生する分周回路と、
前記マスタクロックを発生するとともに、外部からの外
部フレーム信号と前記内部フレーム信号とが同期化すよ
うに、前記マスタクロックの発振を制御し、外部または
内部からの第一のパワー制御信号に応じてパワーダウン
する前記位相制御回路と、前記マスタクロックでカウン
ト動作し、前記外部フレームの任意のタイミングごとに
カウント値を出力し、前記カウント値出力後にリセット
またはプリセットしてカウント動作を繰り返すカウンタ
と、前記カウント値をデコードし前記マスタクロックの
安定，不安定を判断し、クロック安定検出信号を出力す
るデコーダと、前記第一のパワー制御信号と前記クロッ
ク安定検出信号より、第二のパワー制御信号を出力する
パワー制御信号発生回路と、前記第二のパワー制御信号
と前記マスタクロックより、前記システムクロックを生
成するシステムクロック発生回路とを備え、前記カウン
タと前記デコーダにて前記マスタクロックの安定を検出
し、前記マスタクロックの安定検出の後、前記システム
クロックを発生するようになしたことを特徴とするパワ
ー制御回路。
【請求項２】前記分周回路の分周段階ごとに生成され
る任意のクロックを、前記カウンタのカウントクロック
に選んで用いることを特徴とする請求項１に記載のパワ
ー制御回路。
【請求項３】前記デコーダは、前記マスタクロックの
安定検出が複数回連続して検出された場合のみに、前記
クロック安定検出信号を出力することを特徴とする請求
項１に記載のパワー制御回路。
【請求項４】前記分周回路が、前記第二のパワー制御
信号によるパワーダウン状態を解除された直後のみに、
前記外部クロックに同期してリセットされる機能を有
し、前記外部フレーム信号と前記内部フレーム信号との
同期化時間を短縮することを特徴とする請求項１に記載
のパワー制御回路。