JPH06253531A - Ｌｃｄバイアス電源回路 - Google Patents
Ｌｃｄバイアス電源回路Info
- Publication number
- JPH06253531A JPH06253531A JP3387593A JP3387593A JPH06253531A JP H06253531 A JPH06253531 A JP H06253531A JP 3387593 A JP3387593 A JP 3387593A JP 3387593 A JP3387593 A JP 3387593A JP H06253531 A JPH06253531 A JP H06253531A
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- JP
- Japan
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- power supply
- bias power
- lcd
- lcd bias
- transistor
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Abstract
(57)【要約】
【目的】ＬＣＤを使用している情報処理装置のロジック
電源オフ時に、プロセッサによるＬＣＤバイアス電源の
オフ制御を不要とし、その制御に要する回路を簡略化す
る。 【構成】リセット回路２はロジック電源からＤＣ／ＤＣ
コンバータ１によりＬＣＤバイアス電源を変換・出力す
るＬＣＤバイアス電源回路に、ロジック電源のオフ時に
おける電圧低下を検出してリセット信号ａを出力する。
このリセット信号ａにより、ＬＣＤバイアス電源の残留
電力を放電するためのトランジスタ３，トランジスタ５
を負荷する。
電源オフ時に、プロセッサによるＬＣＤバイアス電源の
オフ制御を不要とし、その制御に要する回路を簡略化す
る。 【構成】リセット回路２はロジック電源からＤＣ／ＤＣ
コンバータ１によりＬＣＤバイアス電源を変換・出力す
るＬＣＤバイアス電源回路に、ロジック電源のオフ時に
おける電圧低下を検出してリセット信号ａを出力する。
このリセット信号ａにより、ＬＣＤバイアス電源の残留
電力を放電するためのトランジスタ３，トランジスタ５
を負荷する。
Description
【０００１】
【産業上の利用分野】本発明はＬＣＤを使用した情報処
理装置においてＬＣＤにバイアス電圧を供給するＬＣＤ
バイアス電源回路に関する。
理装置においてＬＣＤにバイアス電圧を供給するＬＣＤ
バイアス電源回路に関する。
【０００２】
【従来の技術】従来のＬＣＤバイアス電源回路において
は、特別な放電回路が無かった。したがってロジック電
源のオフに伴いＬＣＤバイアス電源をオフするか、プロ
セッサの制御によってＬＣＤバイアス電源のみをオフす
る手段を設けてロジック電源がオフされる前にＬＣＤバ
イアス電源をオフするためのコマンドをプロセッサに発
行するかの手法が用いられていた。
は、特別な放電回路が無かった。したがってロジック電
源のオフに伴いＬＣＤバイアス電源をオフするか、プロ
セッサの制御によってＬＣＤバイアス電源のみをオフす
る手段を設けてロジック電源がオフされる前にＬＣＤバ
イアス電源をオフするためのコマンドをプロセッサに発
行するかの手法が用いられていた。
【０００３】
【発明が解決しようとする課題】ＬＣＤはその特性とし
て、ＬＣＤバイアス電源をロジック電源よりも先にオフ
しないと破壊してしまうことがある。このために従来
は、プロセッサにコマンドを発行してＬＣＤバイアス電
源のオフを行わなければならず、またこのＬＣＤバイア
ス電源もコマンド発行からすぐには完全なオフ状態には
ならず、完全にオフするまでにはある一定の時間が必要
であった。
て、ＬＣＤバイアス電源をロジック電源よりも先にオフ
しないと破壊してしまうことがある。このために従来
は、プロセッサにコマンドを発行してＬＣＤバイアス電
源のオフを行わなければならず、またこのＬＣＤバイア
ス電源もコマンド発行からすぐには完全なオフ状態には
ならず、完全にオフするまでにはある一定の時間が必要
であった。
【０００４】このため、プロセッサはこのＬＣＤバイア
ス電源が完全にオフするまではロジック電源がオフしな
いよう考慮する必要があるという問題点があった。
ス電源が完全にオフするまではロジック電源がオフしな
いよう考慮する必要があるという問題点があった。
【０００５】
【課題を解決するための手段】本発明のＬＣＤバイアス
電源回路は、ロジック電源の電圧低下を検出した検出信
号によりＬＣＤバイアス電源から残留電力を強制的に放
電する手段を備えることを特徴とする。
電源回路は、ロジック電源の電圧低下を検出した検出信
号によりＬＣＤバイアス電源から残留電力を強制的に放
電する手段を備えることを特徴とする。
【０００６】また、前記ロジック電源をＬＣＤバイアス
電源に変換するＤＣ／ＤＣコンバータと、前記ロジック
電源の切断を検出するリセット回路と、エミッタが前記
ＬＣＤバイアス電源に接続された第１のトランジスタ
と、この第１のトランジスタのコレクタとグランドとの
間に接続された第１の抵抗と、エミッタが前記ロジック
電源に接続された第２のトランジスタと、前記第１のト
ランジスタのベースと前記第２のトランジスタのコレク
タ間に接続された第２の抵抗と、前記第２のトランジス
タのベースと前記リセット回路との間に接続された第３
の抵抗とを備えることを特徴とする。
電源に変換するＤＣ／ＤＣコンバータと、前記ロジック
電源の切断を検出するリセット回路と、エミッタが前記
ＬＣＤバイアス電源に接続された第１のトランジスタ
と、この第１のトランジスタのコレクタとグランドとの
間に接続された第１の抵抗と、エミッタが前記ロジック
電源に接続された第２のトランジスタと、前記第１のト
ランジスタのベースと前記第２のトランジスタのコレク
タ間に接続された第２の抵抗と、前記第２のトランジス
タのベースと前記リセット回路との間に接続された第３
の抵抗とを備えることを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明のＬＣＤバイアス電源回路の
一実施例の回路ブロック図、図２は図１に示した実施例
においてロジック電源オフ時のロジック電源とＬＣＤバ
イアス電源との電圧降下の過程を示す波形図である。
一実施例の回路ブロック図、図２は図１に示した実施例
においてロジック電源オフ時のロジック電源とＬＣＤバ
イアス電源との電圧降下の過程を示す波形図である。
【０００９】図１を参照すると、本実施例のＬＣＤバイ
アス電源回路において、ＤＣ／ＤＣコンバータ１は＋５
Ｖのロジック電源からＬＣＤバイアス電源である−２５
Ｖに変換して出力するコンバータであり、リセット信号
ａにより出力をオン／オフする（リセット信号ａがハイ
レベルでオン，ローレベルでオフする）。
アス電源回路において、ＤＣ／ＤＣコンバータ１は＋５
Ｖのロジック電源からＬＣＤバイアス電源である−２５
Ｖに変換して出力するコンバータであり、リセット信号
ａにより出力をオン／オフする（リセット信号ａがハイ
レベルでオン，ローレベルでオフする）。
【００１０】リセット回路２はロジック電源の電圧レベ
ルを検出し、＋５Ｖのロジック電源電圧が４．７５Ｖよ
りも低下するとリセット信号ａを出力するアクティブロ
ー出力の集積回路である。
ルを検出し、＋５Ｖのロジック電源電圧が４．７５Ｖよ
りも低下するとリセット信号ａを出力するアクティブロ
ー出力の集積回路である。
【００１１】第２のトランジスタ５はベースにリセット
信号ａが第３の抵抗７を経由して接続されており、エミ
ッタはロジック電源に接続され、コレクタは第２の抵抗
６を経由して第１のトランジスタ３のベースに接続され
ている。
信号ａが第３の抵抗７を経由して接続されており、エミ
ッタはロジック電源に接続され、コレクタは第２の抵抗
６を経由して第１のトランジスタ３のベースに接続され
ている。
【００１２】トランジスタ３はエミッタがＬＣＤバイア
ス電源に接続され、コレクタは第１の抵抗４を経由して
グランドに接続されている。
ス電源に接続され、コレクタは第１の抵抗４を経由して
グランドに接続されている。
【００１３】続いて、本実施例の動作について説明す
る。
る。
【００１４】図示していないＬＣＤにＬＣＤバイアス電
圧を供給している状態では、ロジック電源は＋５Ｖの状
態であり、リセット信号ａはハイレベルとなり、抵抗７
を通じて接続されているトランジスタ５はオフ状態とな
る。
圧を供給している状態では、ロジック電源は＋５Ｖの状
態であり、リセット信号ａはハイレベルとなり、抵抗７
を通じて接続されているトランジスタ５はオフ状態とな
る。
【００１５】このとき、トランジスタ３のベースはハイ
インピーダンスの状態となるため、トランジスタ３もオ
フ状態となる。
インピーダンスの状態となるため、トランジスタ３もオ
フ状態となる。
【００１６】したがって、ＬＣＤバイアス電源とグラン
ド間はハイインピーダンス状態であり、ＤＣ／ＤＣコン
バータ１により変換・出力された−２５ＶがＬＣＤバイ
アス電圧としてＬＣＤに供給される。
ド間はハイインピーダンス状態であり、ＤＣ／ＤＣコン
バータ１により変換・出力された−２５ＶがＬＣＤバイ
アス電圧としてＬＣＤに供給される。
【００１７】次に、ロジック電源オフ時にロジック電源
電圧が低下して４．７５Ｖ以下になると、リセット回路
２がこの電圧低下を検出してアクティブ（ローレベル）
のリセット信号ａを出力する。このリセット信号ａによ
ってＤＣ／ＤＣコンバータ１の出力はオフされる。
電圧が低下して４．７５Ｖ以下になると、リセット回路
２がこの電圧低下を検出してアクティブ（ローレベル）
のリセット信号ａを出力する。このリセット信号ａによ
ってＤＣ／ＤＣコンバータ１の出力はオフされる。
【００１８】これと同時に、リセット信号ａが抵抗７を
通じてトランジスタ５のベースに入力され、トランジス
タ５はオン状態となり、トランジスタ５のコレクタはハ
イレベルとなる。
通じてトランジスタ５のベースに入力され、トランジス
タ５はオン状態となり、トランジスタ５のコレクタはハ
イレベルとなる。
【００１９】したがって、トランジスタ５のコレクタと
抵抗６を経由してベースに接続されているトランジスタ
３がオン状態となり、抵抗４を経由してＬＣＤバイアス
電源はグランドに接続されることになる。
抵抗６を経由してベースに接続されているトランジスタ
３がオン状態となり、抵抗４を経由してＬＣＤバイアス
電源はグランドに接続されることになる。
【００２０】この状態でＬＣＤバイアス電源に残留して
いる電力はトランジスタ３と抵抗４とを経由して直ちに
放電される。
いる電力はトランジスタ３と抵抗４とを経由して直ちに
放電される。
【００２１】抵抗４，抵抗６はトランジスタ３を過電流
による破壊から保護するとともに、ロジック電源オフ時
にＬＣＤバイアス電源に残留している電力の放電時間を
設定するために用いられる。抵抗７はリセット回路２の
リセット信号ａ出力に対する負荷が過大になるのを防止
するために用いられる。
による破壊から保護するとともに、ロジック電源オフ時
にＬＣＤバイアス電源に残留している電力の放電時間を
設定するために用いられる。抵抗７はリセット回路２の
リセット信号ａ出力に対する負荷が過大になるのを防止
するために用いられる。
【００２２】図２において、破線で示した放電曲線Ａは
本発明のＬＣＤバイアス電源回路を使用しない場合のＬ
ＣＤバイアス電源の電圧降下の過程を示し、実線で示し
た放電曲線Ｂは本発明のＬＣＤバイアス電源回路を使用
した場合のＬＣＤバイアス電源電圧の電圧降下の過程を
示している。
本発明のＬＣＤバイアス電源回路を使用しない場合のＬ
ＣＤバイアス電源の電圧降下の過程を示し、実線で示し
た放電曲線Ｂは本発明のＬＣＤバイアス電源回路を使用
した場合のＬＣＤバイアス電源電圧の電圧降下の過程を
示している。
【００２３】図２に示すように、ロジック電源はオフ時
においてその電源系に接続された静電容量のため、ロジ
ック電源電圧はかなり緩やかに下がっていくという特性
を持っている。
においてその電源系に接続された静電容量のため、ロジ
ック電源電圧はかなり緩やかに下がっていくという特性
を持っている。
【００２４】従来のＬＣＤバイアス電源回路は供給ユニ
ットの静電容量のため、放電曲線Ａ（破線）に示すよう
に緩やかな電圧降下特性を有していた。
ットの静電容量のため、放電曲線Ａ（破線）に示すよう
に緩やかな電圧降下特性を有していた。
【００２５】これに対し、本発明のＬＣＤバイアス電源
回路においては、ロジック電源の電圧低下を検出し、そ
の検出信号を用いてＬＣＤバイアス電源から残留電力を
強制的に放電させているため、放電曲線Ｂ（実線）に示
すようにリセット信号ａに同調してロジック電源より先
にＬＣＤバイアス電源はグランドレベルに落ちることに
なる。
回路においては、ロジック電源の電圧低下を検出し、そ
の検出信号を用いてＬＣＤバイアス電源から残留電力を
強制的に放電させているため、放電曲線Ｂ（実線）に示
すようにリセット信号ａに同調してロジック電源より先
にＬＣＤバイアス電源はグランドレベルに落ちることに
なる。
【００２６】
【発明の効果】以上説明したように本発明のＬＣＤバイ
アス電源回路は、ロジック電源の電圧低下を検出し、そ
の検出信号によりＬＣＤバイアス電源から残留している
電力を強制的に放電するため、ロジック電源のオフ時に
おけるプロセッサの負担を軽減することができるという
効果を有する。
アス電源回路は、ロジック電源の電圧低下を検出し、そ
の検出信号によりＬＣＤバイアス電源から残留している
電力を強制的に放電するため、ロジック電源のオフ時に
おけるプロセッサの負担を軽減することができるという
効果を有する。
【００２７】また、制御装置から電源の供給を受けてい
る表示装置の場合には、制御装置のプロセッサからＬＣ
Ｄバイアス電源のオフ制御に必要な信号を出力する必要
がないという効果を有する。
る表示装置の場合には、制御装置のプロセッサからＬＣ
Ｄバイアス電源のオフ制御に必要な信号を出力する必要
がないという効果を有する。
【００２８】さらに、プロセッサにコマンドを発行して
ＬＣＤバイアス電源のオフを行っていた従来回路に比較
して、コマンドデコーダやレジスタ等の回路を削除でき
るので、回路が簡略化されるという効果を有する。
ＬＣＤバイアス電源のオフを行っていた従来回路に比較
して、コマンドデコーダやレジスタ等の回路を削除でき
るので、回路が簡略化されるという効果を有する。
【図１】本発明のＬＣＤバイアス電源回路の一実施例の
回路ブロック図である。
回路ブロック図である。
【図２】図１に示した実施例においてロジック電源オフ
時のロジック電源とＬＣＤバイアス電源との電圧降下の
過程を示す波形図である。
時のロジック電源とＬＣＤバイアス電源との電圧降下の
過程を示す波形図である。
１ ＤＣ／ＤＣコンバータ ２ リセット回路 ３，５ トランジスタ ４，６，７ 抵抗 ａ リセット信号
Claims (2)
- 【請求項１】 ロジック電源の電圧低下を検出した検出
信号によりＬＣＤバイアス電源から残留電力を強制的に
放電する手段を備えることを特徴とするＬＣＤバイアス
電源回路。 - 【請求項２】 前記ロジック電源をＬＣＤバイアス電源
に変換するＤＣ／ＤＣコンバータと、前記ロジック電源
の切断を検出するリセット回路と、エミッタが前記ＬＣ
Ｄバイアス電源に接続された第１のトランジスタと、こ
の第１のトランジスタのコレクタとグランドとの間に接
続された第１の抵抗と、エミッタが前記ロジック電源に
接続された第２のトランジスタと、前記第１のトランジ
スタのベースと前記第２のトランジスタのコレクタ間に
接続された第２の抵抗と、前記第２のトランジスタのベ
ースと前記リセット回路との間に接続された第３の抵抗
とを備えることを特徴とする請求項１記載のＬＣＤバイ
アス電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3387593A JPH06253531A (ja) | 1993-02-24 | 1993-02-24 | Ｌｃｄバイアス電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3387593A JPH06253531A (ja) | 1993-02-24 | 1993-02-24 | Ｌｃｄバイアス電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06253531A true JPH06253531A (ja) | 1994-09-09 |
Family
ID=12398696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3387593A Withdrawn JPH06253531A (ja) | 1993-02-24 | 1993-02-24 | Ｌｃｄバイアス電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06253531A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001154644A (ja) * | 1999-11-30 | 2001-06-08 | Sanyo Electric Co Ltd | 表示駆動回路 |
| KR100536833B1 (ko) * | 1999-07-05 | 2005-12-14 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 화이트스크린 에러 방지방법 및 그에 따른 장치 |
| JP2006078806A (ja) * | 2004-09-09 | 2006-03-23 | Sharp Corp | 表示装置 |
-
1993
- 1993-02-24 JP JP3387593A patent/JPH06253531A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100536833B1 (ko) * | 1999-07-05 | 2005-12-14 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 화이트스크린 에러 방지방법 및 그에 따른 장치 |
| JP2001154644A (ja) * | 1999-11-30 | 2001-06-08 | Sanyo Electric Co Ltd | 表示駆動回路 |
| JP2006078806A (ja) * | 2004-09-09 | 2006-03-23 | Sharp Corp | 表示装置 |
| JP4557649B2 (ja) * | 2004-09-09 | 2010-10-06 | シャープ株式会社 | 表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |