JPH0624436B2 - スイツチングレギユレ−タの電流制限回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はスイッチングレギュレータの電流制限回路に関
する。

（従来の技術） スイッチングレギュレータは直流電源から入力される整
流された直流電圧をトランスにてスイッチング素子でス
イッチングし、上記トランスの出力を直流化し出力する
と共にその出力電圧に応じて上記スイッチング素子の導
通時間を制御して出力電圧を安定化している。よって入
力直流電圧が上がれば、その導通時間は狭くなり、入力
直流電圧が下がれば導通時間は広がって出力電圧を一定
に保つように導通時間が変化する。

しかしながら、入力直流電圧をしだいに下げていくと、
出力電圧を一定に保とうとする為、導通時間がしだいに
広がっていき、１石式フォワードコンバータなどではス
イッチ素子のオン時間がオフ時間より長くなり、磁気飽
和を起こしたり、プッシュプル方式などでは交互にスイ
ッチングしている２つのスイッチング素子が同時にオン
していまいスイッチング素子が破損してしまう。これを
避ける為に、従来のスイッチングレギュレータでは入力
電圧がある電圧まで下ったら、スイッチング素子の導通
時間を所定の値に制限し、この所定の値を通常デットタ
イムとよんでいる。

（発明が解決しようとする問題点） 上記スイッチングレギュレータでは、直流電源からの入
力電圧が下がっていくと、スイッチング素子の導通時間
がデッドタイムにて制限された、最大値に広がってい
く。この場合スイッチング素子であるトランジスタは導
通パルス幅が最大である為ベース電流も最大に流れトラ
ンジスタのストレージタイムが増加し、たとえば、デッ
トタイムを４μｓに制限しようとしてもトランジスタの
ストレージタイムが３μｓあれば、実際には１μｓのデ
ットタイムとなってしまい、使用するトランジスタのバ
ラツキによりこのデットタイムは一定にならない。よっ
て通常は少々長めのデットタイムを設け、トランスの飽
和や、交互ドライブしている２つのトランジスタの同時
オンを防いでいるが、確実な方法とは言えず、また、デ
ットタイムを大くとるとトランスの利用率も悪くなる等
の欠点がある。

本発明は、上記欠点を改善し、トランスの利用率が良く
てトランスの飽和や交互ドライブの２つのスイッチング
素子の同時オンを防止することができるスイッチングレ
ギュレータの電流制限回路を提供することを目的とす
る。

（問題点を解決するための手段） 上記目的を達成するため、本発明は、直流電源から入力
電流が供給されるトランスと、このトランスに供給され
る入力電流を断続するスイッチング素子と、上記トラン
スの出力を直流化して出力する直流化手段と、この直流
化手段の出力電圧と基準電圧との誤差を検出する第１の
誤差検出手段と、この第１の誤差検出手段の出力電圧と
三角波とを比較してパルスを生成しこのパルスにより上
記スイッチング素子を制御して出力電圧を安定化させる
比較手段とを有するスイッチングレギュレータにおい
て、上記トランスの１次側電流を検出して整流する電流
検出手段と、この電流検出手段の出力信号と基準値との
誤差を検出しこの誤差を上記誤差増幅器の出力電圧と合
成して上記比較手段に入力することにより上記スイッチ
ング素子の導通時間を所定の時間以下に制限して上記ト
ランスの１次側電流を所定の上限値以下に制限する第２
の誤差検出手段と、上記直流電源からの入力電圧が所定
の値以下に低減したことを検知して上記基準値を下げる
ことにより強制的に上記トランスの１次側電流を減少さ
せ上記所定の時間を減少させるスイッチング素子導通時
間制限手段とを具備したものであり、直流電源からの入
力電圧が下がっていった場合に直流電源からの入力電圧
が所定の電圧以下に下がった時にスイッチング素子導通
時間制限手段により上記基準値を下げてスイッチング素
子のストレージタイムを短くすると共にスイッチング素
子の導通時間を縮め、逆にデッドタイムを広げる。

（実施例） 第１図は本発明を応用したスイッチングレギュレータの
一実施例を示し、第２図はそのタイミングチャートであ
る。

入力端子１，２は直流電源に接地され、この直流電源か
らトランス３の１次側に供給される電流がトランジスタ
よりなるスイッチング素子４で断続される。トランジス
タ４がオフの時にはトランス３の１次巻線のエネルギー
がダイオード５，コンデンサ６及び抵抗７よりなる回路
で吸収され、またコンデンサ８は安定化用コンデンサと
して作用する。トランス３の出力はダイオード９，10、
コイル11及びコンデンサ12により整流平滑されて直流化
され、出力端子13,14より負荷に供給される。該差動増
幅器15は出力端子13,14間の出力電圧と基準電圧発生回
路16からの基準電圧との誤差を検知して増幅し、その出
力電圧をダイオード17を介して比較部18に出力する。比
較部18は三角波発生器19からの三角波Ａとダイオード17
（又は20）からの入力電圧Ｂとを比較して三角波Ａが入
力電圧Ｂより大きくなった時にパルスＣを出力し、この
パルスＣによりトランジスタ４がオンして出力端子13,1
4間の出力電圧が安定化される。またトランス３の１次
側をトランジスタ４を介して流れる電流がカレントトラ
ンス21により検出され、この出力が整流回路22により整
流平滑される。誤差増幅器23は、整流回路22の出力電圧
が基準電圧発生回路24からの基準電圧より大きい時にそ
の誤差（差分）を検知して増幅しダイオード20を介して
比較部18に出力する。したがって誤差増幅器23の出力信
号により比較部18の出力パルス幅が減少してトランジス
タ４の導通時間が減少する。トランジスタ４を通してト
ランス３の１次側を流れる電流は基準電圧発生回路24に
よる基準電圧に応じた値に制限される。基準電圧発生回
路24は通常は一定の基準電圧を出力している。いま、入
力端子１，２間に入力電圧が低減してデッドタイムが設
定時間付近になると、基準電圧発生回路24において、そ
れを検知して基準電圧を下げることによって１次側トラ
ンジスタ４に流れる電流を強制的に減少させ、デッドタ
イムを増加させてトランス３の磁気飽和を防止する。補
助電源25は入力端子１，２間の入力電圧より一定の電圧
を作って各部15,16,18,19,23,24に供給する。

第３図は上記誤差増幅器23、基準電圧発生回路24を具体
的に示す。

抵抗26及びツェナーダイオード27は、基準電圧を作るた
めのものであり、入力端子34,35間の入力電圧例えば15
Ｖより５Ｖを作る。抵抗28〜30，ソフトスタト用コンデ
ンサ31，ダイオード32及びツェナーダイオード33は基準
電圧発生回路24を構成し、抵抗28,29は抵抗26及びツェ
ナーダイオード27からの基準電圧をさらに分圧して2.5
Ｖの基準電圧を作り誤差増幅器23に加える。ツェナーダ
イオード33のツェナー電圧は10Ｖであり、通常は入力端
子34,35間の15Ｖの入力電圧によりツェナーダイオード3
3と抵抗30とで５Ｖの電圧を生ずる。この電圧は2.5Ｖの
基準電圧より高いからダイオード32がオフになる。いま
入力端子１，２間の電圧が下がりはじめると、補助電源
25の出力もさがり入力端子34,35の電圧が10Ｖ以下に低
減したときに、ツェナーダイオード33がオフになり、抵
抗30がダイオード32を介して抵抗29に並列に接続される
ことにより抵抗29の抵抗値が下がり、よって基準電圧が
低下してトランジスタ４のオン時間を減少させることに
よりデッドタイムが増加する。

なお本発明は上記実施例に限定されるものではなく、フ
ォワードコンバータ方式，プッシュプル方式，ハーフブ
リッジ方式，フルブリッジ方式等のスイッチングレギュ
レータに同様に適用してデッドタイムがぎりぎりの状態
で運転を続けることによる前項の問題点を解消すること
ができる。

（発明の効果） 以上のように本発明によれば、直流電源から入力電流が
供給されるトランスと、このトランスに供給される入力
電流を断続するスイッチング素子と、上記トランスの出
力を直流化して出力する直流化手段と、この直流化手段
の出力電圧と基準電圧との誤差を検出する第１の誤差検
出手段と、この第１の誤差検出手段の出力電圧と三角波
とを比較してパルスを生成しこのパルスにより上記スイ
ッチング素子を制御して出力電圧を安定化させる比較手
段とを有するスイッチングレギュレータにおいて、上記
トランスの一次側電流を検出して整流する電流検出手段
と、この電流検出手段の出力信号と基準値との誤差を検
出してこの誤差を上記誤差増幅器の出力電圧と合成して
上記比較手段に入力することにより上記スイッチング素
子の導通時間を所定の時間以下に制限して上記トランス
の１次側電流を所定の上限値以下に制限する第２の誤差
検出手段と、上記直流電源からの入力電圧が所定の値以
下に低減したことを検知して上記基準値を下げることに
より強制的に上記トランスの１次側電流を減少させ上記
所定の時間を減少させるスイッチング素子導通時間制限
手段とを具備したので、直流電圧からの入力電圧の低減
時にデッドタイムを増加させることになり、デッドタイ
ムがぎりぎりの状態で運転を続けることがなくなり、ト
ランスが偏磁で機能しなくなる、または、プッシュプル
方式等では交互スイッチングするスイッチング素子の同
時オン等の不具合を解消することができる。しかも、デ
ッドタイムを特に大きくとる必要がなく、トランスの利
用率が良い。

【図面の簡単な説明】

第１図は本発明を応用したスイッチングレギュレータの
一実施例を示す回路図、第２図は同実施例のタイミング
チャート、第３図は同実施例の一部を具体的に示す回路
図である。 ３……トランス、４……スイッチング素子、９〜12……
直流化手段、15,23……誤差増幅器、16,24……基準電圧
発生回路、18……比較部、19……三角波発生器、21……
カレントトランス、28〜30……抵抗、32……ダイオー
ド、33……ツェナーダイオード。

Claims (1)

【特許請求の範囲】
1. 【請求項１】直流電源から入力電流が供給されるトラン
   スと、このトランスに供給される入力電流を断続するス
   イッチング素子と、上記トランスの出力を直流化して出
   力する直流化手段と、この直流化手段の出力電圧と基準
   電圧との誤差を検出する第１の誤差検出手段と、この第
   １の誤差検出手段の出力電圧と三角波とを比較してパル
   スを生成しこのパルスにより上記スイッチング素子を制
   御して出力電圧を安定化させる比較手段とを有するスイ
   ッチングレギュレータにおいて、上記トランスの１次側
   電流を検出して整流する電流検出手段と、この電流検出
   手段の出力信号と基準値との誤差を検出しこの誤差を上
   記第１の誤差増幅器の出力電圧と合成して上記比較手段
   に入力することにより上記スイッチング素子の導通時間
   を所定の時間以下に制限して上記トランスの１次側電流
   を所定の上限値以下に制限する第２の誤差検出手段と、
   上記直流電源からの入力電圧が所定の値以下に低減した
   ことを検知して上記基準値を下げることにより強制的に
   上記トランスの１次側電流を減少させ上記所定の時間を
   減少させるスイッチング素子導通時間制限手段とを具備
   したことを特徴とするスイッチングレギュレータの電流
   制限回路。