JP3202284B2 - スイッチングレギュレータ - Google Patents
スイッチングレギュレータInfo
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Description
【０００１】
【産業上の利用分野】本発明は、一個以上の主スイッチ
ング素子でスイッチング動作を行うオン・オン方式のス
イッチングレギュレータに関するものである。
ング素子でスイッチング動作を行うオン・オン方式のス
イッチングレギュレータに関するものである。
【０００２】
【従来の技術】図３は従来のスイッチングレギュレータ
を示す回路図である。直流電源１（電圧Ｖi ）には、ト
ランス２の一次巻線ｎP を介してトランジスタ３のコレ
クタ及びエミッタが接続されている。トランス２は二次
巻線ｎS を有し、この二次巻線ｎS には整流用のダイオ
ード４，５が接続され、その整流出力には平滑用のイン
ダクタ６及びコンデンサ７が接続され、直流出力電圧Ｖ
0 を得ている。また、このＶ0 を基準電圧Ｖref に基づ
いて増幅を行う演算増幅器８が設けられている。演算増
幅器８には、その出力電圧と三角波電圧ｇ1 とを比較す
るためのコンパレータ９が接続されている。また、駆動
電圧（トランジスタ３のベース電圧）の最大電圧幅を規
定するためにコンパレータ１０が設けられ、三角波電圧
ｇ1 及び設定電圧Ｖd が入力されている。さらに、コン
パレータ９，１０の出力には、２入力のアンドゲート１
１が接続され、その出力信号はトランジスタ３のベース
に印加されている。
を示す回路図である。直流電源１（電圧Ｖi ）には、ト
ランス２の一次巻線ｎP を介してトランジスタ３のコレ
クタ及びエミッタが接続されている。トランス２は二次
巻線ｎS を有し、この二次巻線ｎS には整流用のダイオ
ード４，５が接続され、その整流出力には平滑用のイン
ダクタ６及びコンデンサ７が接続され、直流出力電圧Ｖ
0 を得ている。また、このＶ0 を基準電圧Ｖref に基づ
いて増幅を行う演算増幅器８が設けられている。演算増
幅器８には、その出力電圧と三角波電圧ｇ1 とを比較す
るためのコンパレータ９が接続されている。また、駆動
電圧（トランジスタ３のベース電圧）の最大電圧幅を規
定するためにコンパレータ１０が設けられ、三角波電圧
ｇ1 及び設定電圧Ｖd が入力されている。さらに、コン
パレータ９，１０の出力には、２入力のアンドゲート１
１が接続され、その出力信号はトランジスタ３のベース
に印加されている。
【０００３】以上の構成において、トランジスタ３のベ
ースに電圧が与えられると、トランジスタ３がオンし、
その通電によって巻数比（二次巻線ｎS ／一次巻線
ｎp ）に応じた交流電圧がトランス２の二次巻線ｎS に
誘起される。この誘起電圧は、図４に示す如き矩形波状
の波形をなしており、この内の正電圧分がダイオード
４，５によって整流され、そのリップルがインダクタ６
及びコンデンサ７によって除去され、平滑された直流電
圧Ｖ0 が得られる。この直流電圧Ｖ0 は、演算増幅器８
によって増幅された後、コンパレータ９の逆相入力端子
に印加される。コンパレータ９の正相入力端子には三角
波電圧ｇ1 が印加されているため、三角波電圧ｇ1 が演
算増幅器８の出力電圧を越えた分に対して出力電圧を発
生する。一方、コンパレータ１０では設定電圧Ｖd と三
角波電圧ｇ1 の比較が行われ、両者の接する電圧値で決
まる幅のパルス電圧が出力される。このパルス電圧とコ
ンパレータ９の出力電圧との論理積がアンドゲート１１
によってとられ、このアンドゲート１１の出力電圧によ
ってトランジスタ３が駆動される。コンパレータ９の出
力電圧の幅は演算増幅器８の出力電圧のレベルによって
変わるが、コンパレータ１０の出力電圧幅は設定電圧Ｖ
d が変化しない限り一定値を保持する。したがって、ア
ンドゲート１１の出力パルスは、コンパレータ１０の出
力幅を越えることはない。負荷の状態などによって、直
流電圧Ｖ0 は変動するが、この変動は演算増幅器８を介
してコンパレータ９へフィードバックされ、直流電圧Ｖ
0 が下がったときにはコンパレータ９の出力電圧幅が広
がり、逆の場合には出力電圧幅が狭くなるようにコンパ
レータ９は出力電圧を発生し、トランジスタ３の通電時
間を制御する。これにより、直流電圧Ｖ0 は一定電圧を
保持し、安定化が図られる。なお、この種のスイッチン
グレギュレータにあって、トランス２のリセットが完全
に行われるには図４に示すように、オン時にかかる電圧
と時間の積と、オフ時の電圧ＶF と時間の積とが等しい
ことが必要である。すなわち、 Ｖi ×ＴON＝ＶF ×ＴOFF が成立する必要がある。ＶF 及びＴOFF の値は、負荷条
件その他によって変動する。
ースに電圧が与えられると、トランジスタ３がオンし、
その通電によって巻数比（二次巻線ｎS ／一次巻線
ｎp ）に応じた交流電圧がトランス２の二次巻線ｎS に
誘起される。この誘起電圧は、図４に示す如き矩形波状
の波形をなしており、この内の正電圧分がダイオード
４，５によって整流され、そのリップルがインダクタ６
及びコンデンサ７によって除去され、平滑された直流電
圧Ｖ0 が得られる。この直流電圧Ｖ0 は、演算増幅器８
によって増幅された後、コンパレータ９の逆相入力端子
に印加される。コンパレータ９の正相入力端子には三角
波電圧ｇ1 が印加されているため、三角波電圧ｇ1 が演
算増幅器８の出力電圧を越えた分に対して出力電圧を発
生する。一方、コンパレータ１０では設定電圧Ｖd と三
角波電圧ｇ1 の比較が行われ、両者の接する電圧値で決
まる幅のパルス電圧が出力される。このパルス電圧とコ
ンパレータ９の出力電圧との論理積がアンドゲート１１
によってとられ、このアンドゲート１１の出力電圧によ
ってトランジスタ３が駆動される。コンパレータ９の出
力電圧の幅は演算増幅器８の出力電圧のレベルによって
変わるが、コンパレータ１０の出力電圧幅は設定電圧Ｖ
d が変化しない限り一定値を保持する。したがって、ア
ンドゲート１１の出力パルスは、コンパレータ１０の出
力幅を越えることはない。負荷の状態などによって、直
流電圧Ｖ0 は変動するが、この変動は演算増幅器８を介
してコンパレータ９へフィードバックされ、直流電圧Ｖ
0 が下がったときにはコンパレータ９の出力電圧幅が広
がり、逆の場合には出力電圧幅が狭くなるようにコンパ
レータ９は出力電圧を発生し、トランジスタ３の通電時
間を制御する。これにより、直流電圧Ｖ0 は一定電圧を
保持し、安定化が図られる。なお、この種のスイッチン
グレギュレータにあって、トランス２のリセットが完全
に行われるには図４に示すように、オン時にかかる電圧
と時間の積と、オフ時の電圧ＶF と時間の積とが等しい
ことが必要である。すなわち、 Ｖi ×ＴON＝ＶF ×ＴOFF が成立する必要がある。ＶF 及びＴOFF の値は、負荷条
件その他によって変動する。
【０００４】ところで、上記したようにトランス２を一
個のトランジスタで駆動するスイッチングレギュレータ
にあっては、トランスの一次側を流れる断続電流によっ
て蓄積される磁気エネルギーが各周期内で放出されない
限り、安全な断続運転を得ることはできない。各周期内
にエネルギー放出が行われる時間（リセット時間）は、
原則的には電流が流れている時間（トランジスタ３が導
通状態にある時間ＴON）と同程度であるから、各周期の
半分、すなわちデューティ比が０．５までは通電が可能
である。すなわち、オン時にトランスに蓄えられるエネ
ルギーをオフ時のリセット期間に完全に放出する必要が
あるため、デューティ比を０．５以上にとることはでき
ない。０．５以上にした場合には、トランスに蓄積され
るエネルギーがオフ時に全部リセットされずにトランス
に蓄えられ、ついにはトランスを飽和させ、素子などの
破壊を招くことになる。通常、デューティ比の制限は主
スイッチング素子の入力に対して行われる。
個のトランジスタで駆動するスイッチングレギュレータ
にあっては、トランスの一次側を流れる断続電流によっ
て蓄積される磁気エネルギーが各周期内で放出されない
限り、安全な断続運転を得ることはできない。各周期内
にエネルギー放出が行われる時間（リセット時間）は、
原則的には電流が流れている時間（トランジスタ３が導
通状態にある時間ＴON）と同程度であるから、各周期の
半分、すなわちデューティ比が０．５までは通電が可能
である。すなわち、オン時にトランスに蓄えられるエネ
ルギーをオフ時のリセット期間に完全に放出する必要が
あるため、デューティ比を０．５以上にとることはでき
ない。０．５以上にした場合には、トランスに蓄積され
るエネルギーがオフ時に全部リセットされずにトランス
に蓄えられ、ついにはトランスを飽和させ、素子などの
破壊を招くことになる。通常、デューティ比の制限は主
スイッチング素子の入力に対して行われる。
【０００５】このため、不確定要素である主スイッチン
グ素子のストレージ・タイムｔd(of f)、これにかかわる
電圧、電流効果などを考慮して主スイッチング素子の入
力パルス幅ＴONのデューティ比の最大値を予め下げて設
定するのが常である。現実には、主スイッチング素子特
性のばらつきなどを考慮すべく、主スイッチング素子の
出力電圧波形を観測してばらつきの中心において入力波
形のデューティ比の標準値を定める方法がとられてい
る。リセット回路などに特殊な条件を付けず、最大効率
での運転を求める場合のデューティ比の上限は、オン幅
がデューティ比で０．５以上に広がらないようにするた
め、通常、主スイッチング素子の出力に於いて０．４〜
０．４３程度にしている。したがって、ＡＣ電圧を整流
してスイッチング電源を運転する場合、入力ＡＣ電圧の
変動幅を８０〜１４０Ｖと定めたときの標準入力電圧で
の出力側のデューティ比は、通常、０．２５〜０．３５
程度である。これにより、使用する主スイッチング素子
の特性にもよるが、実際に設定が行われる主スイッチン
グ素子の入力側のデューティ比は、さらに小さな値にな
る。
グ素子のストレージ・タイムｔd(of f)、これにかかわる
電圧、電流効果などを考慮して主スイッチング素子の入
力パルス幅ＴONのデューティ比の最大値を予め下げて設
定するのが常である。現実には、主スイッチング素子特
性のばらつきなどを考慮すべく、主スイッチング素子の
出力電圧波形を観測してばらつきの中心において入力波
形のデューティ比の標準値を定める方法がとられてい
る。リセット回路などに特殊な条件を付けず、最大効率
での運転を求める場合のデューティ比の上限は、オン幅
がデューティ比で０．５以上に広がらないようにするた
め、通常、主スイッチング素子の出力に於いて０．４〜
０．４３程度にしている。したがって、ＡＣ電圧を整流
してスイッチング電源を運転する場合、入力ＡＣ電圧の
変動幅を８０〜１４０Ｖと定めたときの標準入力電圧で
の出力側のデューティ比は、通常、０．２５〜０．３５
程度である。これにより、使用する主スイッチング素子
の特性にもよるが、実際に設定が行われる主スイッチン
グ素子の入力側のデューティ比は、さらに小さな値にな
る。
【０００６】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、主スイッチング素子の出力側のデュー
ティ比が０．２５〜０．３５程度と小さいために、同一
出力を得るにはスイッチング素子の１周期毎のピーク電
流が大きなデューティ比をとった場合に比べて大きくな
るため、電流定格の大きなスイッチング素子を必要とす
る。また、１周期毎にトランスに蓄えられる瞬時エネル
ギーも大となり、オフ時のサージ電圧も大きくなり、こ
れに合わせて電圧定格の大きな素子にする必要がある。
さらに、オン時のピーク電流が大きいため、スイッチン
グ素子のオン時の損失が大きく、また実効電流が増える
ため、トランスの銅損が増え、損失も大きくなる。ま
た、オフ時のサージ電圧が大きくなるため、サージ抑圧
回路を必要とし、この回路による損失も大きく、効率を
低下させる原因になっている。以上のように、従来のス
イッチングレギュレータは発熱が大きく、かつ信頼性に
劣り、スイッチングレギュレータの小型化を図るための
障害になっていた。本発明の目的は、定格時のスイッチ
ング素子のオン幅を拡大し、高信頼性、高効率、小型化
及びローコスト化が図れるようにしたスイッチングレギ
ュレータを提供することにある。
技術にあっては、主スイッチング素子の出力側のデュー
ティ比が０．２５〜０．３５程度と小さいために、同一
出力を得るにはスイッチング素子の１周期毎のピーク電
流が大きなデューティ比をとった場合に比べて大きくな
るため、電流定格の大きなスイッチング素子を必要とす
る。また、１周期毎にトランスに蓄えられる瞬時エネル
ギーも大となり、オフ時のサージ電圧も大きくなり、こ
れに合わせて電圧定格の大きな素子にする必要がある。
さらに、オン時のピーク電流が大きいため、スイッチン
グ素子のオン時の損失が大きく、また実効電流が増える
ため、トランスの銅損が増え、損失も大きくなる。ま
た、オフ時のサージ電圧が大きくなるため、サージ抑圧
回路を必要とし、この回路による損失も大きく、効率を
低下させる原因になっている。以上のように、従来のス
イッチングレギュレータは発熱が大きく、かつ信頼性に
劣り、スイッチングレギュレータの小型化を図るための
障害になっていた。本発明の目的は、定格時のスイッチ
ング素子のオン幅を拡大し、高信頼性、高効率、小型化
及びローコスト化が図れるようにしたスイッチングレギ
ュレータを提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、直流電源に接続されたトランスの一次巻
線の通電を主スイッチング素子によって駆動し、前記ト
ランスの二次巻線に負荷駆動用の電圧を発生させるオン
・オン方式のスイッチングレギュレータにおいて、前記
トランスの二次巻線に当該トランスのリセット期間を検
出するための第２の二次巻線を設け、前記第２の二次巻
線の出力を整流を行うことなく直接導き、前記直接導か
れた前記第２の二次巻線（第３の巻線）の出力に基づい
て前記主スイッチング素子の最大通電幅を決定する制御
手段とを備えた構成にしてある。
に、本発明は、直流電源に接続されたトランスの一次巻
線の通電を主スイッチング素子によって駆動し、前記ト
ランスの二次巻線に負荷駆動用の電圧を発生させるオン
・オン方式のスイッチングレギュレータにおいて、前記
トランスの二次巻線に当該トランスのリセット期間を検
出するための第２の二次巻線を設け、前記第２の二次巻
線の出力を整流を行うことなく直接導き、前記直接導か
れた前記第２の二次巻線（第３の巻線）の出力に基づい
て前記主スイッチング素子の最大通電幅を決定する制御
手段とを備えた構成にしてある。
【０００８】
【作用】上記した手段によれば、第３の巻線の出力電圧
は、トランスのリセット期間の終了を意味する信号とな
り、この信号がフィードバック系の出力信号に対する通
電幅を規制するように働く。したがって、トランスから
直接にリセットの完了を検出できるため、デューティの
限界までオン幅を広げることが可能できるようになる。
は、トランスのリセット期間の終了を意味する信号とな
り、この信号がフィードバック系の出力信号に対する通
電幅を規制するように働く。したがって、トランスから
直接にリセットの完了を検出できるため、デューティの
限界までオン幅を広げることが可能できるようになる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明によるスイッチングレギ
ュレータの一実施例を示す回路図である。なお、本実施
例では、図３に示したと同一であるもの或いは同一機能
を有するものには、同一引用符号を用いている。本実施
例は、トランス２が２つの二次巻線ｎS1及びｎS2を備
え、二次巻線ｎS1は負荷の駆動に用いられ、第３の巻線
としての二次巻線ｎS2の出力はコンパレータ１０の逆相
入力端子に印加する構成にしたところに特徴がある。こ
のように、二次巻線ｎS2を設けたことにより、直接にト
ランス２のリセット期間の終わったことを検出すること
ができる。なお、コンパレータ１０の正相入力端子は接
地される。他の構成は、図１の構成と同一であるので、
ここでは説明を省略する。
ながら説明する。図１は本発明によるスイッチングレギ
ュレータの一実施例を示す回路図である。なお、本実施
例では、図３に示したと同一であるもの或いは同一機能
を有するものには、同一引用符号を用いている。本実施
例は、トランス２が２つの二次巻線ｎS1及びｎS2を備
え、二次巻線ｎS1は負荷の駆動に用いられ、第３の巻線
としての二次巻線ｎS2の出力はコンパレータ１０の逆相
入力端子に印加する構成にしたところに特徴がある。こ
のように、二次巻線ｎS2を設けたことにより、直接にト
ランス２のリセット期間の終わったことを検出すること
ができる。なお、コンパレータ１０の正相入力端子は接
地される。他の構成は、図１の構成と同一であるので、
ここでは説明を省略する。
【００１０】以上の構成において、トランス２の一次巻
線ｎP が励磁されると、二次巻線ｎS1，ｎS2に同時に誘
起電圧が発生する。二次巻線ｎS1に生じた交流電圧は、
その正電圧分がダイオード４，５によって整流され、さ
らにインダクタ６及びコンデンサ７によってリップル分
が除去され、これにより平滑された直流電圧Ｖ0 が得ら
れる。この直流電圧Ｖ0 は演算増幅器８によって増幅さ
れた後、コンパレータ９の逆相入力端子に印加される。
コンパレータ９は、三角波電圧ｇ1 が演算増幅器８の出
力電圧とクロスする幅のパルス電圧を出力する。
線ｎP が励磁されると、二次巻線ｎS1，ｎS2に同時に誘
起電圧が発生する。二次巻線ｎS1に生じた交流電圧は、
その正電圧分がダイオード４，５によって整流され、さ
らにインダクタ６及びコンデンサ７によってリップル分
が除去され、これにより平滑された直流電圧Ｖ0 が得ら
れる。この直流電圧Ｖ0 は演算増幅器８によって増幅さ
れた後、コンパレータ９の逆相入力端子に印加される。
コンパレータ９は、三角波電圧ｇ1 が演算増幅器８の出
力電圧とクロスする幅のパルス電圧を出力する。
【００１１】一方、二次巻線ｎS2に発生した誘起電圧
は、図３のごとき電圧波形を成しており、この電圧は整
流を行うことなく直接にコンパレータ９の逆相入力端子
に印加される。コンパレータ１０は、入力電圧の正極性
分のみを増幅し、これをリセット電圧として出力する。
コンパレータ１０の出力電圧はアンドゲート１１に印加
され、ここでコンパレータ９の出力電圧との論理積がと
られる。このアンドゲート１１の出力電圧がトランジス
タ３のベースに印加され、トランジスタ３がオンするこ
とによってトランス２が駆動される。
は、図３のごとき電圧波形を成しており、この電圧は整
流を行うことなく直接にコンパレータ９の逆相入力端子
に印加される。コンパレータ１０は、入力電圧の正極性
分のみを増幅し、これをリセット電圧として出力する。
コンパレータ１０の出力電圧はアンドゲート１１に印加
され、ここでコンパレータ９の出力電圧との論理積がと
られる。このアンドゲート１１の出力電圧がトランジス
タ３のベースに印加され、トランジスタ３がオンするこ
とによってトランス２が駆動される。
【００１２】アンドゲート１１は、二つの入力端子に印
加される電圧が共に“Ｈ”レベルにある期間にのみ出力
信号を発生する。つまり、コンパレータ９の出力電圧幅
が、二次巻線ｎS2に発生した電圧波形の正電圧のオン期
間よりも広い場合でも、それ以上のパルス幅の電圧がア
ンドゲート１１から出ることはない。二次巻線ｎS2の出
力電圧をリセット期間の終了検出電圧として用いること
ができる結果、デューティの限界までトランジスタ３の
オン幅を広げることができ、デューティ比を０．５ま
で、場合によっては０．５以上に広げて動作させること
が可能になる。この結果、トランジスタ３のピーク電流
を低減することができ、したがってトランジスタ３には
定格電流、定格電圧の小さいものを使えるようになると
共に、損失の低減も可能になる。さらに、実効電流の低
減が可能になるので、トランスの損失を少なくすること
も可能になる。損失の発生は、発熱の要因になり、信頼
性の低下を招くため、この軽減には大きな意味がある。
加される電圧が共に“Ｈ”レベルにある期間にのみ出力
信号を発生する。つまり、コンパレータ９の出力電圧幅
が、二次巻線ｎS2に発生した電圧波形の正電圧のオン期
間よりも広い場合でも、それ以上のパルス幅の電圧がア
ンドゲート１１から出ることはない。二次巻線ｎS2の出
力電圧をリセット期間の終了検出電圧として用いること
ができる結果、デューティの限界までトランジスタ３の
オン幅を広げることができ、デューティ比を０．５ま
で、場合によっては０．５以上に広げて動作させること
が可能になる。この結果、トランジスタ３のピーク電流
を低減することができ、したがってトランジスタ３には
定格電流、定格電圧の小さいものを使えるようになると
共に、損失の低減も可能になる。さらに、実効電流の低
減が可能になるので、トランスの損失を少なくすること
も可能になる。損失の発生は、発熱の要因になり、信頼
性の低下を招くため、この軽減には大きな意味がある。
【００１３】ちなみに、従来構成では、独立にオン幅の
制限を設けているため、トランジスタ３のストレージタ
イムや制御回路のディレータイム、素子のばらつきなど
を考慮してオン幅にかなりの余裕を持たせる必要があっ
た。
制限を設けているため、トランジスタ３のストレージタ
イムや制御回路のディレータイム、素子のばらつきなど
を考慮してオン幅にかなりの余裕を持たせる必要があっ
た。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【発明の効果】以上より明らかな如く、本発明によれ
ば、前述のように構成されているので、トランスから直
接にリセットの完了を検出できるようになり、デューテ
ィの限界までオン幅を広げることが可能になる。
ば、前述のように構成されているので、トランスから直
接にリセットの完了を検出できるようになり、デューテ
ィの限界までオン幅を広げることが可能になる。
【図１】本発明によるスイッチングレギュレータの一実
施例を示す回路図である。
施例を示す回路図である。
【図２】図１の実施例におけるリセット電圧用巻線の出
力電圧を示す波形図である。
力電圧を示す波形図である。
【図３】従来のスイッチングレギュレータを示す回路図
である。
である。
【図４】図３のスイッチングレギュレータの二次巻線の
出力電圧の波形図である。
出力電圧の波形図である。
１ 直流電源 ２ トランス ３ トランジスタ ４，５ ダイオード ６ インダクタ ７ コンデンサ ８ 演算増幅器 ９，１０ コンパレータ １１ アンドゲート ｇ1 三角波電圧 ｎp 一次巻線 ｎS 二次巻線 Ｖ0 直流電圧 Ｖref 基準電圧
フロントページの続き (56)参考文献 特開 平２−184265（ＪＰ，Ａ) 特開 昭49−114728（ＪＰ，Ａ) 特開 平４−265665（ＪＰ，Ａ) 実開 昭58−138124（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/28
Claims (2)
- 【請求項１】 直流電源に接続されたトランスの一次巻
線の通電を主スイッチング素子によって駆動し、前記ト
ランスの二次巻線に負荷駆動用の電圧を発生させるオン
・オン方式のスイッチングレギュレータにおいて、 前記トランスの二次巻線に当該トランスのリセット期間
を検出するための第２の二次巻線を設け、 前記第２の二次巻線の出力を整流を行うことなく直接導
き、前記直接導かれた前記第２の二次巻線の出力に基づ
いて前記主スイッチング素子の最大通電幅を決定する制
御手段と、 を具備することを特徴とするスイッチングレギュレー
タ。 - 【請求項２】 前記制御手段は、前記二次巻線から平滑
化された直流電圧が入力され、別途入力される三角波電
圧と比較して前記二次巻線からの電圧をクロスする幅の
パルス電圧を出力する第１のコンパレータと、前記第２
の二次巻線からの入力電圧の正極成分のみを増幅し、こ
れをリセット電圧として出力する第２のコンパレータ
と、第１のコンパレータと第２のコンパレータの出力電
圧の論理積をとり、前記主スイッチング素子に出力する
アンドゲートとを含んでなることを特徴とする請求項２
記載のスイッチングレギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32986591A JP3202284B2 (ja) | 1991-05-20 | 1991-11-19 | スイッチングレギュレータ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-142619 | 1991-05-20 | ||
| JP14261991 | 1991-05-20 | ||
| JP32986591A JP3202284B2 (ja) | 1991-05-20 | 1991-11-19 | スイッチングレギュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05199750A JPH05199750A (ja) | 1993-08-06 |
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