JPH06225135A

JPH06225135A - 光電変換装置の信号処理回路

Info

Publication number: JPH06225135A
Application number: JP50A
Authority: JP
Inventors: Toru Kanno; 透管野
Original assignee: Ricoh Research Institute of General Electronics Co Ltd; Ricoh Co Ltd
Current assignee: Ricoh Research Institute of General Electronics Co Ltd; Ricoh Co Ltd
Priority date: 1993-01-26
Filing date: 1993-01-26
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】比較的広い信号入力範囲に対して、回路規模を
増大させることなく、高速・高精度性を確保し得るシェ
ーディング補正処理・黒補正処理を可能とすること。【構成】複数の光電変換素子をアレイ状又はマトリク
ス状に配置させ、これらの光電変換素子からの入力光量
に応じた電気信号を時系列で出力させるようにした光電
変換装置２１の信号処理装置において、光電変換装置２
１の出力側に増幅利得が利得設定信号に対して反比例す
る特性を持たせた利得制御差動増幅器２３を有するシェ
ーディング補正処理・黒補正処理回路２２を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルカラー複写機
やファクシミリ等におけるスキャナ装置、ＶＴＲ等の撮
像装置等に利用される光電変換装置の信号処理回路に関
する。

【０００２】

【従来の技術】一般に、スキャナなどの画像入力装置に
おいては、原稿照明用光源の光量分布、１次元又は２次
元ＣＣＤ等の光電変換装置の感度分布、或いは、固定パ
ターンノイズ、オフセット成分等を考慮すると、光電変
換信号をそのまま画像信号として扱うことは困難であ
る。よって、このような不要な要因を取り除くためのシ
ェーディング補正（光量分布、感度分布の補正）、黒補
正（固定パターンノイズ、オフセット成分等の補正）が
必要である。

【０００３】そこで、従来、一般に採用されているデジ
タル演算処理によるシェーディング補正・黒補正回路の
構成例を図７及び図８に示す。まず、図７に示す従来例
では、光電変換装置１からの光電変換信号を増幅器２に
より一定倍率で増幅し、これをＡ／Ｄ変換器３によりデ
ジタル信号に変換する。Ａ／Ｄ変換された光電変換信号
は、減算器４、除算器５による処理を経て出力される。
また、Ａ／Ｄ変換器３により変換された信号は、オフセ
ットや固定パターンノイズを記憶するための黒メモリ６
にも入力され、この黒メモリ６の出力側が前記減算器４
の他方の入力とされている。また、この減算器４の出力
側は一方では前記除算器５に入力されているが、他方で
は、原稿照明用光源の光量分布や光電変換装置１の感度
分布を記憶するための白メモリ７に入力され、この白メ
モリ７の出力側が前記除算器５の他方の入力とされてい
る。これらの各部は、コントローラ８制御で動作するタ
イミングジェネレータ９によるタイミングにて動作制御
される。

【０００４】このような構成において、今、デジタルデ
ータが８ビットであるとして、シェーディング補正・黒
補正の動作を説明する。まず、初期状態として、黒メモ
リ６、白メモリ７の内容を００_H（添字Ｈは１６進数を
示す）にしておき、光電変換装置１に光が入らない状態
（つまり、原稿がない個所を読み込んだり、光路を遮断
すればよい）にし、固定パターンノイズやオフセット成
分をＡ／Ｄ変換器３でＡ／Ｄ変換し、黒メモリ６に記憶
する。これが、黒データの記憶となる。次に、基準白原
稿を読み取り、この時の値から各画素に対応する黒メモ
リ６の内容を減算器４により減算し（シェーディング補
正データの生成）、各々の画素データを白メモリ７に書
込む。これが、シェーディング補正データの記憶とな
る。

【０００５】以上の処理により、各補正データの記憶が
終了し、通常の原稿読み取りに移行する。通常の原稿読
み取りでは、読み取ったデータから減算器４により黒メ
モリ６の内容を減算し、その後、除算器５により白メモ
リ７の内容で除算して出力することにより、シェーディ
ング補正及び黒補正が完了する。ただし、除算器５は除
数、被除数が等しい時にＦＦ_Hが出力されるような係数
が掛けてある（これは、ビットシフト等による簡単な処
理により実現できる）。

【０００６】図８に示す従来例は、図７の構成に代え
て、減算器４の出力を補正データテーブル（又は、除算
器）１０を通して変換された補正データとして白メモリ
７に格納させるとともに、減算器４の出力とこの白メモ
リ７の出力とを乗算器１１による乗算処理を行って出力
させるようにしたものである。即ち、図８に示す例で
は、白メモリ７への書き込みの場合には、補正データテ
ーブル１０により入力されたデータの逆数に相当する補
正データが選択され白メモリ７に記憶される。

【０００７】そして、通常の原稿読み取りでは、読み取
ったデータから減算器４により黒メモリ６の内容を減算
し、その後、乗算器１１により白メモリ７の内容を乗算
し出力することで、シェーディング補正及び黒補正が完
了する。ただし、乗算器１１は入力データが補正データ
を生成したデータと等しい時にＦＦ_Hが出力されるよう
に構成されている（これは、ビットシフト等による簡単
な処理により実現できる）。

【０００８】一方、一部には、図９や図１０に示すよう
にアナログ的にシェーディング補正を行うようにしたも
のもある。図９に示す例は、光電変換装置１とＡ／Ｄ変
換器３との間に２段の増幅器１２，１３を設けるととも
に、これらの増幅器１２，１３間に複数の利得規定抵抗
ＲＳ１，ＲＳ２，〜，ＲＳｎを接続するとともに、これ
らの各抵抗ＲＳ１，ＲＳ２，〜，ＲＳｎに並列にアナロ
グスイッチＳＷ１，ＳＷ２，〜，ＳＷｎを接続し、これ
らのアナログスイッチＳＷ１，ＳＷ２，〜，ＳＷｎをメ
モリ１４からの出力により制御することにより、増幅器
利得を切換えるようにしたものである。このメモリ１４
には初期状態でＡ／Ｄ変換器３から取込んだデータを演
算器１５で必要な処理を施したデータが格納されてい
る。図１０は増幅器１２のみとし、その帰還経路に上記
のようなアナログスイッチＳＷ１，ＳＷ２，〜，ＳＷｎ
と、各抵抗ＲＳ１，ＲＳ２，〜，ＲＳｎ毎に直列で分圧
回路を形成する分圧基準抵抗ＲＦ１，ＲＦ２，〜，ＲＦ
ｎを接続した構成とし、増幅器利得を切換えるようにし
たものである。

【０００９】

【発明が解決しようとする課題】ところが、図７や図８
に示したようなデジタル演算処理によりシェーディング
補正を行う場合、除算器５や乗算器１１を必要とし、回
路規模を抑えようとすると高速演算が困難となり、逆
に、高速性を確保しようとすると回路規模が大きくなっ
てしまう。また、入力信号の大きさがばらつく場合、性
能の劣化が避けられないものである。

【００１０】一方、図９や図１０に示したようなアナロ
グ的なものでも、切換える利得数だけのアナログスイッ
チ、利得規定抵抗、又は、増幅器が必要となり、回路規
模が大きくなるため、浮遊容量の増大により高速性が確
保しにくくなる。また、アナログスイッチのオン抵抗、
素子のばらつきにより、利得精度を確保しにくいという
問題もある。

【００１１】しかして、比較的広い信号入力範囲に対し
て、回路規模を増大させることなく高速性及び高精度を
確保し得るシェーディング補正処理・黒補正処理回路の
提供が要望される。

【００１２】

【課題を解決するための手段】複数の光電変換素子をア
レイ状又はマトリクス状に配置させ、これらの光電変換
素子からの入力光量に応じた電気信号を時系列で出力さ
せるようにした光電変換装置の信号処理装置において、
前記光電変換装置の出力側に増幅利得が利得設定信号に
対して反比例する特性を持たせた利得制御差動増幅器を
有するシェーディング補正処理・黒補正処理回路を設け
た。

【００１３】

【作用】利得設定信号と増幅利得とが反比例の関係にあ
る利得制御差動増幅器を用いることにより、比較的広い
信号入力範囲に対して、回路規模を増大させなくても、
シェーディング補正処理・黒補正処理に関して高速にし
て高精度性を確保できるものとなる。また、回路規模が
小さく、使用する素子の性能としてもあまり高性能であ
る必要はなく、抵抗やコンデンサ等も対になっている個
所での相対精度があればよく、モノリシックＩＣ化も容
易であり、よって、シェーディング補正処理・黒補正処
理を含めて、非常にコンパクトな光電変換装置の信号処
理回路となる。

【００１４】

【実施例】本発明の一実施例を図１ないし図６に基づい
て説明する。まず、複数の光電変換素子（図示せず）を
アレイ状又はマトリクス状に配置させ、これらの光電変
換素子からの入力光量に応じた電気信号を時系列で出力
させるようにした光電変換装置２１が設けられ、その出
力側にはシェーディング補正処理・黒補正処理回路２２
が接続されている。このシェーディング補正処理・黒補
正処理回路２２として、前記光電変換装置２１の出力が
非反転入力端子（＋）に入力される利得制御差動増幅器
２３が設けられている。この利得制御差動増幅器２３の
反転入力端子（−）には黒補正用の黒メモリ２４に接続
されたＤ／Ａ変換器１２５の出力が接続されている。
また、この利得制御差動増幅器２３の利得を制御するた
めの利得制御端子には、シェーディング補正用の白メモ
リ２６に接続されたＤ／Ａ変換器２２７の出力が接続
されている。さらに、この利得制御差動増幅器２３の出
力はＡ／Ｄ変換器２８に入力されている。このＡ／Ｄ変
換器２８は補正処理後のデジタル信号として出力すると
ともに、初期設定時にこの出力を前記黒メモリ２４及び
前記白メモリ２６に入力させるものである。

【００１５】さらに、これらの各部の動作及びタイミン
グを制御するためのコントローラ２９及びタイミングジ
ェネレータ３０が設けられている。

【００１６】なお、黒メモリ２４や白メモリ２６として
は、デュアルポートＲＡＭやＦＩＦＯ（ファーストイン
・ファーストアウト）のように、入出力を独立してコン
トロールできるものが用いられる。また、利得制御差動
増幅器２３は利得設定信号に対して利得が反比例する特
性を持たせたものが用いられ、最小利得はＡ_FFとされて
いる。さらに、Ｄ／Ａ変換器１２５の基準電圧はＡ／
Ｄ変換器２８の基準電圧に対して、１／（利得制御差動
増幅器２３の最小利得Ａ_FF）に設定されている。

【００１７】このような構成において、今、デジタルデ
ータが８ビットの場合を例にとり、シェーディング補正
・黒補正動作について説明する。最初に、コントローラ
２９によって黒メモリ２４には００_H、白メモリ２６に
はＦＦ_Hなるデータを書き込む。次いで、光電変換装置
２１に光が入らない状態（例えば、原稿がない場所を読
んだり、光路を遮断すればよい）にし、この光電変換装
置２１の各画素毎の固定パターンノイズやオフセット成
分を利得制御差動増幅器２３の非反転入力端子に入力す
る。この時、黒メモリ２４の出力は光電変換装置２１の
各画素に対応したメモリが選択されるようにアドレスが
インクリメントされるが、最初の黒メモリ２４の内容は
全て００_Hであるので、Ｄ／Ａ変換器１２５の出力は
全ての画素に対して０Ｖであり、これが利得制御差動増
幅器２３の反転入力端子に入力されている。また、白メ
モリ２６の出力も黒メモリ２４と同様に光電変換装置２
１の各画素に対応したメモリが選択されるようにアドレ
スがインクリメントされるが、白メモリ２６の内容は全
てＦＦ_Hであるので、Ｄ／Ａ変換器２２７の出力は全
ての画素に対して最大電圧が出力される。このＤ／Ａ変
換器２２７の出力は利得制御差動増幅器２３の利得制
御端子に入力されるので、利得制御差動増幅器２３の利
得は最小利得Ａ_FFとなっている。

【００１８】このような状態で、１ライン分のデータを
Ａ／Ｄ変換器２８でＡ／Ｄ変換し、光電変換装置２１の
各画素での固定パターンノイズやオフセット成分に応じ
たデータを黒メモリ２４の各画素に応じたメモリ領域に
書き込む。以上の処理で、黒補正データの取り込みを終
了し、次のラインからは、黒メモリ２４への書き込みは
行わず、利得制御差動増幅器２３の利得制御端子にはＤ
／Ａ変換器１２５により１／（利得制御差動増幅器２
３の最小利得Ａ_FF）のアナログ信号に変換された黒メモ
リ２４から読み出された各画素での固定パターンノイズ
やオフセット成分が入力される。これにより、利得制御
差動増幅器２３で同相成分が除去されるため、利得制御
差動増幅器２３の出力での固定パターンノイズやオフセ
ット成分は低減される。

【００１９】次に、基準白原稿を読み取ると、利得制御
差動増幅器２３からは固定パターンノイズやオフセット
成分が低減され、利得制御差動増幅器２３の最小利得Ａ
_FF倍された基準白原稿の信号が出力される。Ａ／Ｄ変換
器２８では、デジタル化された基準白原稿のデータが出
力され、白メモリ２６において各画素に応じたアドレス
のメモリ領域に記憶される。以上の処理で、シェーディ
ング用データの取り込みを終了し、次のラインからは、
白メモリ２６への書き込みは行わず、利得制御差動増幅
器２３の制御利得端子にはＤ／Ａ変換器２２７により
アナログ信号に変換された白メモリ２６から読み出され
た各画素での最小利得Ａ_FFでの電圧が入力され、利得制
御差動増幅器２３ではこの制御利得端子に対する利得設
定信号に反比例した利得となる。よって、利得制御差動
増幅器２３の出力としては一定電圧が出力され、Ａ／Ｄ
変換器２８でデジタル信号に変換されて出力される。

【００２０】このようにして黒補正・シェーディング補
正が完了し、原稿を読み取った場合には、固定パターン
ノイズやオフセット成分が低減され（黒補正）、原稿照
明の光量分布や光電変換装置２１の感度分布などが補正
（シェーディング補正）された画像信号が取り出せるこ
とになる。

【００２１】図２は前述したような黒補正・シェーディ
ング補正動作の概略を示すフローチャートである。ま
た、図３に黒補正時（黒補正データ取り込み、及び、黒
補正実行）の処理例のタイミングチャートの一例を示
し、図４にシェーディング補正時（シェーディング補正
データ取り込み、及び、シェーディング補正実行）の処
理例のタイミングチャートの一例を示す。

【００２２】ところで、本実施例の具体的構成例を図５
に示す。まず、光電変換装置２１はＣＣＤリニアイメー
ジセンサとされている。また、Ａ／Ｄ変換器２８は８ビ
ットのＡ／Ｄコンバータとされ、黒メモリ２４、白メモ
リ２６は１ワード当り８ビット構成で読み出し・書き込
みを独立して制御できるＦＩＦＯが用いられている。ま
た、図１の説明では、これらのＡ／Ｄ変換器２８と黒メ
モリ２４及び白メモリ２６とをデータバスで接続してい
たが、図５に示す構成例ではＡ／Ｄ変換器２８はデータ
バスを通して１２ビット構成のワークメモリを持ち後述
するように平均化処理を行う１２ビットの加算器３１に
接続され、この加算器３１からデータバスを介して黒メ
モリ２４及び白メモリ２６に接続されている。さらに、
Ｄ／Ａ変換器２２７としては差動電流出力型の８ビッ
トＤ／Ａコンバータが使用され、その出力Ｉ_O，Ｉ_OBは
利得制御差動増幅器２３の制御利得端子Ｉ_G，Ｉ_GBに入
力されている。Ｄ／Ａ変換器１２５としては電圧出力
型の８ビットＤ／Ａコンバータが使用され、その基準電
圧（入力電圧ＦＦ_H時の出力電圧）はＡ／Ｄ変換器２８
の基準電圧Ｖ_REF（入力電圧がＶ_REFの時にＦＦ_Hが出
力される）を利得制御差動増幅器２３の最小利得（Ｒ_F
／Ｒ_E）で割った値、即ち、Ｖ_REF／（Ｒ_F／Ｒ_E）と
なっており、その出力は利得制御差動増幅器２３の反転
入力端子に入力されている。また、データバスには加算
器３１、黒メモリ２４の入力、白メモリ２６の入力の他
に、コントローラ２９の出力が接続されている。

【００２３】また、利得制御差動増幅器２３は図示の如
く、複数のトランジスタＱ₁ 〜Ｑ₁₀、カレントミラーＭ
₁ 〜Ｍ₃ 、抵抗Ｒ_E ，Ｒ_F 等の個別部品により回路構成
したものとされている。

【００２４】このような図５に示す具体的構成による動
作を説明する。まず、データバス上の黒メモリ２４以外
をディゼーブルにし、コントローラ２９からデータ００
_Hを送出し、黒メモリ２４に書き込む。次に、白メモリ
２６以外をディゼーブルにし、コントローラ２９からデ
ータＦＦ_Hを送出し、白メモリ２６に書き込む。これに
より、利得制御差動増幅器２３の初期状態を規定する。

【００２５】次に、ＣＣＤリニアイメージセンサ（光電
変換装置）２１の固定パターンノイズやオフセット成分
を補正するための黒補正データを取り込むが、これは、
加算器３１を利用して平均化処理を行ってデータを取り
込むものとする。平均化処理は、最初に１２ビット構成
のワークメモリを全て０００_Hにし、２ビットの加算器
３１を用い、ワークメモリから読み出したデータとＡ／
Ｄコンバータ（Ａ／Ｄ変換器）２８の出力８ビットと、
その上位４ビットを０とした１２ビットで加算する。加
算された結果は、ワークメモリに記憶される。これを１
６回繰返す。もっとも、雑音が大きい場合には、ワーク
メモリ及び加算器３１の大きさを１３ビット、１４ビッ
トのように増やすことで３２回、６４回の平均化とする
ことにより雑音を低減させるようにすればよく、逆に、
雑音が小さい時にはワークメモリ及び加算器３１の大き
さを１１ビット、１０ビットのように減らすことで平均
化の回数を８回、４回のように減らして処理時間を短縮
させるようにしてもよい。１６回の加算が終了したら、
ワークメモリの上位８ビットのデータを黒メモリ２４に
転送し、黒補正データの取り込みを終了する。この間、
黒メモリ２４、白メモリ２６の出力は、ＣＣＤのライン
走査信号と同期して黒メモリ２４、白メモリ２６の出力
のアドレスカウンタがリセットされて各々１番目のメモ
リ領域の内容が出力され、ＣＣＤの画素クロックと同期
して黒メモリ２４、白メモリ２６のアドレスカウンタが
インクリメントされ、各画素に応じたメモリ領域のデー
タが出力される。ただし、黒補正データ取り込み時点で
は、黒メモリ２４、白メモリ２６の内容は、各々０
０_H，ＦＦ_Hである。

【００２６】次に、光源の光量分布や、ＣＣＤの感度分
布を補正するためのシェーディング補正データの取り込
みを行う。この場合、基準白原稿を読み取ることにより
行うが、黒補正データ取り込み時と同じく、加算器３１
を利用して加算データの上位８ビットだけを取り込むよ
うにする。ただし、基準白原稿は、反射率が１００％で
はない場合が殆どであるので、シェーディング補正デー
タの取り込みを始める前に、Ａ／Ｄコンバータ２８の基
準電圧を基準白原稿の反射率に見合った電圧（例えば、
反射率が７０％であれば、０．７＊Ｖ_REF）にする必要
がある。ただし、この時の黒メモリ２４、白メモリ２６
の内容としては、黒メモリ２４には黒補正データが既に
記憶されており、白メモリ２６は初期のＦＦ_Hのままで
ある。シェーディング補正データ取り込み時の電圧出力
型Ｄ／Ａコンバータ（Ｄ／Ａ変換器１）２５の出力は、
ＣＣＤの固定パターンノイズやオフセット成分が、１／
（利得制御差動増幅器２３の最小利得）になって出力さ
れるため、利得制御差動増幅器２３の出力は固定パター
ンノイズやオフセット成分が除去された基準白原稿の信
号出力となる。ここで、基準白原稿の反射率が７０％の
時を考えると、シェーディング補正データ取り込み時に
Ａ／Ｄコンバータ２８の基準電圧を当初のＶ_REFの７０
％としているため、Ａ／Ｄコンバータ２８の出力は、基
準白原稿の反射率が１００％、Ａ／Ｄコンバータ２８の
基準電圧がＶ_REFの場合と同じデータが出力されること
になる。

【００２７】このようにして、黒補正データ及びシェー
ディング補正データの取り込みが終了し、画像データの
読み込みが行われる。

【００２８】ところで、本実施例の要旨をなす利得制御
差動増幅器２３は、図６に示すように基本構成される。
即ち、一対のトランジスタＱ₁ ，Ｑ₂ と各々のエミッタ
側に接続されたエミッタ抵抗Ｒ_Eと電流源Ｉ_Eとによる
抵抗挿入型エミッタ結合ペア３２と、トランジスタＱ₃
〜Ｑ₆ と電流源Ｉ_Cとによるギルバート利得セル３３
と、ベースを直結した一対のトランジスタＱ₇ ，Ｑ₈ に
よるカレントミラー３４と、帰還型電流電圧変換回路３
５とにより構成されている。

【００２９】このような構成において、まず、抵抗挿入
型エミッタ結合ペア３２では、入力電圧の差動成分（Ｖ
₁ −Ｖ₂ ）に応じて各々のトランジスタＱ₁ ，Ｑ₂ のコ
レクタには電流変化分が生ずる。今、ベース電流を無視
すると、各々のコレクタ電流Ｉ_C1，Ｉ_C2は、Ｉ_C1＝Ｉ_E／２−ｄＩ₁ Ｉ_C2＝Ｉ_E／２＋ｄＩ₁ ただし、ｄＩ₁ ＝（Ｖ₁ −Ｖ₂ ）／２・Ｒ_E となる。

【００３０】これらの電流Ｉ_C1，Ｉ_C2はギルバート利得
セル３３に入力され、トランジスタＱ₃ ，Ｑ₄ のエミッ
タに電圧変化が生ずる。即ち、これらのトランジスタＱ
₃ ，Ｑ₄ のベース・エミッタ電圧をＶ_BE3，Ｖ_BE4とす
ると、Ｖ_BE3＝ＫＴ／ｑ×ln（Ｉ_C1／Ｉ_SS）Ｖ_BE4＝ＫＴ／ｑ×ln（Ｉ_C2／Ｉ_SS）となる。ここに、トランジスタＱ₅ ，Ｑ₆ はエミッタ結
合ペアとなっており、トランジスタＱ₃ のベース、トラ
ンジスタＱ₅ のエミッタ間の電圧と、トランジスタＱ₄
のベース、トランジスタＱ₆ のエミッタ間の電圧とは等
しいことから、Ｖ_BE3＋Ｖ_BE5＝Ｖ_BE4Ｖ_BE6 ln（Ｉ_C1＊Ｉ_C5）＝ln（Ｉ_C2＊Ｉ_C6）Ｉ_C1＊Ｉ_C5＝Ｉ_C2＊Ｉ_C6 となる。また、Ｉ_C5，Ｉ_C6は各々、Ｉ_C5＝Ｉ_C／２＋ｄＩ₂ Ｉ_C6＝Ｉ_C／２−ｄＩ₂ である。よって、前述したＩ_C1，Ｉ_C2の式から、Ｉ_C＊ｄＩ₁ ＝Ｉ_E＊ｄＩ₂ ｄＩ₂ ＝Ｉ_C／Ｉ_E＊ｄＩ₁ となる。

【００３１】この結果、ギルバート利得セル３３の出力
であるトランジスタＱ₃ ，Ｑ₆ のコレクタ電流の和Ｉ
_C36、トランジスタＱ₄ ，Ｑ₅ のコレクタ電流の和Ｉ
_C45は、Ｉ_C36＝Ｉ_C1＋ＩＣ₆ ＝Ｉ_E／２＋Ｉ_C／２−（Ｉ_C／Ｉ_E＋１）＊ｄＩ₁ Ｉ_C45＝Ｉ_C2＋ＩＣ₅ ＝Ｉ_E／２＋Ｉ_C／２＋（Ｉ_C／Ｉ_E＋１）＊ｄＩ₁ となる。ここで、Ｉ_C36はトランジスタＱ₇ ，Ｑ₈ によ
るカレントミラー３４で、トランジスタＱ₈ のコレクタ
電流として出力されるため、帰還型電流電圧変換回路３
５の入力Ｉ_IVは、Ｉ_IV＝Ｉ_C45−Ｉ_C36＝２＊（Ｉ_C／Ｉ_E＋１）＊ｄＩ₁ となり、帰還型電流電圧変換回路３５の出力Ｖ_Oは、Ｖ_O＝Ｉ_IV＊Ｒ_F ＝−２＊（Ｉ_C／Ｉ_E＋１）＊ｄＩ₁ ＊Ｒ_F ＝−Ｒ_F／Ｒ_E＊（Ｉ_C／Ｉ_E＋１）＊（Ｖ₁ −Ｖ₂ ）となる。よって、利得Ａは、Ａ＝−Ｒ_F／Ｒ_E＊（Ｉ_C／Ｉ_E＋１）（マイナス
は反転の意）となり、Ｉ_C／Ｉ_Eの値を変えることにより、利得Ａを
制御することができる。

【００３２】ここで、利得決定の動作を考えると、最
初、利得制御差動増幅器２３の最小利得Ａ_FFで白基準原
稿を読み込み、Ａ／Ｄ変換し、デジタルデータＤ_DATAを
得る。これが、Ａ／Ｄコンバータ２８の入力範囲の最大
（デジタルデータでＦＦ_H）となるように利得Ａ_DATAを
決める。今、Ａ／Ｄコンバータ２８を８ビットとした
時、Ａ_DATAとＤ_DATAとの関係は、Ａ_DATA＝ＦＦ_H／Ｄ_DATA＊Ａ_FF である。ここで、利得決定の演算をデジタルで行うこと
を極力避け、回路を簡素化するためには、利得制御差動
増幅器２３の利得の関係式に利得決定の演算を盛り込め
ばよい。

【００３３】即ち、利得制御差動増幅器２３の利得Ａ
は、Ａ＝Ｒ_F／Ｒ_E＊（Ｉ_C／Ｉ_E＋１）＝Ｒ_F／Ｒ_E＊（Ｉ_C＋Ｉ_E）／Ｉ_E であり、その利得決定の演算は、Ａ_DATA＝ＦＦ_H／Ｄ_DATA＊Ａ_FF ＝Ａ_FF＊ＦＦ_H／Ｄ_DATA であるので、（Ｉ_C＋Ｉ_E）／Ｉ_EとＦＦ_H／Ｄ_DATAと
の関係を等しくすればよいことであ。即ち、Ｉ_C＋Ｉ_E
を一定となるようにし、Ｉ_EをＡ／Ｄ変換したデジタル
データをＤ_DATAに比例した電流とすることで、利得決定
の演算を利得制御差動増幅器２３に内蔵し、非常に簡単
な構成とすることができる。Ｉ_C，Ｉ_Eの関係を満足す
るものは、差動電流出力型のＤ／Ａコンバータ（Ｄ／Ａ
変換器２）２７であり、本実施例ではこれを用いてい
る。

【００３４】このような構成により、本実施例の利得制
御差動増幅器２３は、利得５〜３０倍の範囲で周波数帯
域６０ＭＨｚ以上を実現している。

【００３５】

【発明の効果】本発明は、複数の光電変換素子をアレイ
状又はマトリクス状に配置させ、これらの光電変換素子
からの入力光量に応じた電気信号を時系列で出力させる
ようにした光電変換装置の信号処理装置において、前記
光電変換装置の出力側に増幅利得が利得設定信号に対し
て反比例する特性を持たせた利得制御差動増幅器を有す
るシェーディング補正処理・黒補正処理回路を設けたの
で、比較的広い信号入力範囲に対して、回路規模を増大
させなくても、シェーディング補正処理・黒補正処理に
関して高速にして高精度性を確保できるものとなり、同
時に、回路規模が小さく、使用する素子の性能としても
あまり高性能である必要はなく、抵抗やコンデンサ等も
対になっている個所での相対精度があればよく、モノリ
シックＩＣ化も容易であり、よって、シェーディング補
正処理・黒補正処理を含めて、非常にコンパクトな光電
変換装置の信号処理回路とすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】基本的処理制御を示すフローチャートである。

【図３】黒補正時の処理例を示すタイミングチャートで
ある。

【図４】シェーディング補正時の処理例を示すタイミン
グチャートである。

【図５】具体的構成例を示すブロック図である。

【図６】利得制御差動増幅器の構成例を示す回路図であ
る。

【図７】デジタル方式の従来例の一例を示すブロック図
である。

【図８】デジタル方式の従来例の他例を示すブロック図
である。

【図９】アナログ方式の従来例の一例を示すブロック図
である。

【図１０】アナログ方式の従来例の他例を示すブロック
図である。

【符号の説明】

２１光電変換装置２２シェーディング補正処理・黒補正処理回路２３利得制御差動増幅器

Claims

【特許請求の範囲】

【請求項１】複数の光電変換素子をアレイ状又はマト
リクス状に配置させ、これらの光電変換素子からの入力
光量に応じた電気信号を時系列で出力させるようにした
光電変換装置の信号処理装置において、前記光電変換装
置の出力側に増幅利得が利得設定信号に対して反比例す
る特性を持たせた利得制御差動増幅器を有するシェーデ
ィング補正処理・黒補正処理回路を設けたことを特徴と
する光電変換装置の信号処理回路。