JPH06224656A - 半導体装置 - Google Patents
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- JPH06224656A JPH06224656A JP50A JP1016793A JPH06224656A JP H06224656 A JPH06224656 A JP H06224656A JP 50 A JP50 A JP 50A JP 1016793 A JP1016793 A JP 1016793A JP H06224656 A JPH06224656 A JP H06224656A
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- 238000010586 diagram Methods 0.000 description 11
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Abstract
(57)【要約】
【目的】 差動増幅器を構成する半導体装置に関し、差
動対トランジスタの特性を互いに同一とする。 【構成】 基準位置（Ｏ1 〜Ｏ25）を半導体基板上に複
数設け、複数の基準位置に対してそれぞれ所定の位置に
第１のトランジスタ対（Ｑi1とＱi4、ただしｉ＝１，〜
２５）と第２のトランジスタ対（Ｑi2とＱi3）とを複数
形成し、かつ、複数の第１のトランジスタ対をそれぞれ
並列接続することで複数の第１のトランジスタ対により
第１のトランジスタ群Ｑa を構成し、複数の第２のトラ
ンジスタ対をそれぞれ並列接続することで複数の第２の
トランジスタ対により第２のトランジスタ群Ｑb を構成
する。
動対トランジスタの特性を互いに同一とする。 【構成】 基準位置（Ｏ1 〜Ｏ25）を半導体基板上に複
数設け、複数の基準位置に対してそれぞれ所定の位置に
第１のトランジスタ対（Ｑi1とＱi4、ただしｉ＝１，〜
２５）と第２のトランジスタ対（Ｑi2とＱi3）とを複数
形成し、かつ、複数の第１のトランジスタ対をそれぞれ
並列接続することで複数の第１のトランジスタ対により
第１のトランジスタ群Ｑa を構成し、複数の第２のトラ
ンジスタ対をそれぞれ並列接続することで複数の第２の
トランジスタ対により第２のトランジスタ群Ｑb を構成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
差動増幅器を構成する半導体装置に関する。
差動増幅器を構成する半導体装置に関する。
【０００２】
【従来の技術】図４は従来の差動増幅器の一例を示す回
路図である。
路図である。
【０００３】図４に示す差動増幅器１は、エミッタを共
通接続された差動対トランジスタＱa 及びＱb と、差動
対トランジスタＱa 及びＱb の共通エミッタに接続され
てこれを定電流駆動する定電流源Ｊと、差動対トランジ
スタＱa 及びＱb の各コレクタに接続されカレントミラ
ー対トランジスタＱc 及びＱd で構成される定電流負荷
などからなる差動入力段２と、トランジスタＱb とＱd
との共通コレクタに接続されて、差動対トランジスタＱ
a 及びＱb の両ベース間に入来する信号電圧に応じた出
力電圧を取り出して出力する出力段３とを有する一般的
な構成である。
通接続された差動対トランジスタＱa 及びＱb と、差動
対トランジスタＱa 及びＱb の共通エミッタに接続され
てこれを定電流駆動する定電流源Ｊと、差動対トランジ
スタＱa 及びＱb の各コレクタに接続されカレントミラ
ー対トランジスタＱc 及びＱd で構成される定電流負荷
などからなる差動入力段２と、トランジスタＱb とＱd
との共通コレクタに接続されて、差動対トランジスタＱ
a 及びＱb の両ベース間に入来する信号電圧に応じた出
力電圧を取り出して出力する出力段３とを有する一般的
な構成である。
【０００４】また、４は電源電圧ＶCCが付与される電源
端子、５及び６は差動対トランジスタＱa 及びＱb の各
ベースに接続され信号電圧が入来する反転入力端子及び
非反転入力端子、７は出力電圧が出力される出力端子で
ある。
端子、５及び６は差動対トランジスタＱa 及びＱb の各
ベースに接続され信号電圧が入来する反転入力端子及び
非反転入力端子、７は出力電圧が出力される出力端子で
ある。
【０００５】上記の差動増幅器３０では、差動対トラン
ジスタＱa 及びＱb の両ベース間の電位差が零のとき
に、出力端子７に直流電圧を出力して直流オフセット電
圧を生じないことが望ましい。
ジスタＱa 及びＱb の両ベース間の電位差が零のとき
に、出力端子７に直流電圧を出力して直流オフセット電
圧を生じないことが望ましい。
【０００６】この直流オフセット電圧は、差動対トラン
ジスタＱa 及びＱb のそれぞれのベースエミッタ接合の
順方向降下特性の違いにより生じる。そこで、通常、両
トランジスタを同一の半導体チップ上に形成することで
同一の特性を得るようにしている。
ジスタＱa 及びＱb のそれぞれのベースエミッタ接合の
順方向降下特性の違いにより生じる。そこで、通常、両
トランジスタを同一の半導体チップ上に形成することで
同一の特性を得るようにしている。
【０００７】しかしながら、厳密には同一特性のトラン
ジスタを形成することは困難であり、主にマスク解像度
に起因する平面形状のばらつき、拡散工程に起因する半
導体特性（比抵抗ρ）のチップ面方向でのばらつきに応
じてトランジスタの特性がばらつく。
ジスタを形成することは困難であり、主にマスク解像度
に起因する平面形状のばらつき、拡散工程に起因する半
導体特性（比抵抗ρ）のチップ面方向でのばらつきに応
じてトランジスタの特性がばらつく。
【０００８】マスク解像度によるばらつきに対しては、
トランジスタのチップ面方向のサイズを大きく形成する
ことで相対的に解像度を上げてばらつきを低減すること
が知られている。また拡散工程によるばらつきに対して
は、両トランジスタＱa 及びＱb を、互いに並列に接続
された２個のトランジスタでそれぞれ構成し、計４個の
トランジスタを次のとおり配置することでチップ面方向
でのばらつきを低減することが知られている。
トランジスタのチップ面方向のサイズを大きく形成する
ことで相対的に解像度を上げてばらつきを低減すること
が知られている。また拡散工程によるばらつきに対して
は、両トランジスタＱa 及びＱb を、互いに並列に接続
された２個のトランジスタでそれぞれ構成し、計４個の
トランジスタを次のとおり配置することでチップ面方向
でのばらつきを低減することが知られている。
【０００９】図５は従来の半導体装置の一例の要部を示
す図であり、（Ａ）は回路図、（Ｂ）はチップ上での配
置を示す平面図である。
す図であり、（Ａ）は回路図、（Ｂ）はチップ上での配
置を示す平面図である。
【００１０】図５（Ａ）に示すとおり、トランジスタＱ
1 とトランジスタＱ4 が並列接続されることで図４のト
ランジスタＱa に相当し、トランジスタＱ2 とトランジ
スタＱ3 が並列接続されることでトランジスタＱb に相
当している。
1 とトランジスタＱ4 が並列接続されることで図４のト
ランジスタＱa に相当し、トランジスタＱ2 とトランジ
スタＱ3 が並列接続されることでトランジスタＱb に相
当している。
【００１１】また半導体チップ上での各トランジスタの
配置は、図５（Ｂ）に示すとおり、基準位置Ｏと左斜め
上方に近接してトランジスタＱ1 が形成されており、基
準位置Ｏに対してトランジスタＱ1 と対称位置にトラン
ジスタＱ4 が形成されている。
配置は、図５（Ｂ）に示すとおり、基準位置Ｏと左斜め
上方に近接してトランジスタＱ1 が形成されており、基
準位置Ｏに対してトランジスタＱ1 と対称位置にトラン
ジスタＱ4 が形成されている。
【００１２】トランジスタＱ1 及びＱ4 が形成される方
向と垂直方向に基準位置Ｏと左斜め下方に近接してトラ
ンジスタＱ3 が形成されており、基準位置Ｏに対してト
ランジスタＱ3 と対称位置にトランジスタＱ2 が形成さ
れている。
向と垂直方向に基準位置Ｏと左斜め下方に近接してトラ
ンジスタＱ3 が形成されており、基準位置Ｏに対してト
ランジスタＱ3 と対称位置にトランジスタＱ2 が形成さ
れている。
【００１３】また、図では省略したが、トランジスタＱ
1 とトランジスタＱ4 の平面形状及びトランジスタＱ2
とトランジスタＱ3 の平面形状は、基準位置Ｏに対しそ
れぞれ点対称とされている。さらに、トランジスタＱ1
とトランジスタＱ3 の平面形状及びトランジスタＱ2 と
トランジスタＱ4 の平面形状は、ｘ軸に対しそれぞれ線
対称とされている。
1 とトランジスタＱ4 の平面形状及びトランジスタＱ2
とトランジスタＱ3 の平面形状は、基準位置Ｏに対しそ
れぞれ点対称とされている。さらに、トランジスタＱ1
とトランジスタＱ3 の平面形状及びトランジスタＱ2 と
トランジスタＱ4 の平面形状は、ｘ軸に対しそれぞれ線
対称とされている。
【００１４】したがって、図中ｘ軸方向に比抵抗ρが一
定の勾配をもってばらついた場合（ｙ軸方向にはρは一
定とする）、トランジスタＱ1 とトランジスタＱ3 の特
性は同一とされ、トランジスタＱ2 とトランジスタＱ4
の特性も同一とされる。また、比抵抗ρがｙ軸方向にば
らついた場合は、トランジスタＱ1 とトランジスタＱ 2
の特性、及びトランジスタＱ3 とトランジスタＱ4 の特
性がそれぞれ同一とされる。
定の勾配をもってばらついた場合（ｙ軸方向にはρは一
定とする）、トランジスタＱ1 とトランジスタＱ3 の特
性は同一とされ、トランジスタＱ2 とトランジスタＱ4
の特性も同一とされる。また、比抵抗ρがｙ軸方向にば
らついた場合は、トランジスタＱ1 とトランジスタＱ 2
の特性、及びトランジスタＱ3 とトランジスタＱ4 の特
性がそれぞれ同一とされる。
【００１５】これにより、トランジスタＱ1 とトランジ
スタＱ4 との全体での特性と、トランジスタＱ2 とトラ
ンジスタＱ3 との全体での特性は、チップ面方向への一
定勾配のばらつきに対して同一とすることができる。
スタＱ4 との全体での特性と、トランジスタＱ2 とトラ
ンジスタＱ3 との全体での特性は、チップ面方向への一
定勾配のばらつきに対して同一とすることができる。
【００１６】
【発明が解決しようとする課題】しかしながら上記した
従来の半導体装置では、差動対トランジスタを構成する
両トランジスタの特性を全く同一とすることはできなか
った。このため、直流オフセット電圧の発生、ｈFEのば
らつきなどの問題があった。
従来の半導体装置では、差動対トランジスタを構成する
両トランジスタの特性を全く同一とすることはできなか
った。このため、直流オフセット電圧の発生、ｈFEのば
らつきなどの問題があった。
【００１７】本発明は上記の点に鑑みてなされたもので
あって、差動対トランジスタを構成する両トランジスタ
の特性を同一として差動増幅器の特性を向上させること
を目的とする。
あって、差動対トランジスタを構成する両トランジスタ
の特性を同一として差動増幅器の特性を向上させること
を目的とする。
【００１８】
【課題を解決するための手段】上記の問題は、以下のと
おり構成することにより解決される。
おり構成することにより解決される。
【００１９】すなわち、半導体基板上の基準位置と近接
して形成された第１のトランジスタと基準位置に対して
第１のトランジスタと対称位置に形成されており第１の
トランジスタと並列接続された第２のトランジスタとか
らなる第１のトランジスタ対と、第１のトランジスタ対
の形成方向と垂直方向に基準位置と近接して形成されて
おりエミッタ（ソース）を第１のトランジスタ対の共通
エミッタ（ソース）に接続された第３のトランジスタと
基準位置に対して第３のトランジスタと対称位置に形成
されており第３のトランジスタと並列接続された第４の
トランジスタとからなる第２のトランジスタ対と、第１
及び第２のトランジスタ対の共通エミッタ（ソース）に
接続されて第１及び第２のトランジスタ対を定電流駆動
する定電流源と、第１及び第２のトランジスタ対それぞ
れの共通コレクタ（ドレイン）に接続された負荷と、負
荷に接続されており第１及び第２のトランジスタ対それ
ぞれの共通ベース（ゲート）間の電位差に応じた電圧を
出力する出力段とを具備した半導体装置において、上記
基準位置を上記半導体基板上に複数設け、該複数の基準
位置に対してそれぞれ上記した位置に上記第１のトラン
ジスタ対と上記第２のトランジスタ対とを複数形成し、
かつ、該複数の第１のトランジスタ対をそれぞれ並列接
続することで該複数の第１のトランジスタ対により第１
のトランジスタ群を構成し、該複数の第２のトランジス
タ対をそれぞれ並列接続することで該複数の第２のトラ
ンジスタ対により第２のトランジスタ群を構成すること
により解決される。
して形成された第１のトランジスタと基準位置に対して
第１のトランジスタと対称位置に形成されており第１の
トランジスタと並列接続された第２のトランジスタとか
らなる第１のトランジスタ対と、第１のトランジスタ対
の形成方向と垂直方向に基準位置と近接して形成されて
おりエミッタ（ソース）を第１のトランジスタ対の共通
エミッタ（ソース）に接続された第３のトランジスタと
基準位置に対して第３のトランジスタと対称位置に形成
されており第３のトランジスタと並列接続された第４の
トランジスタとからなる第２のトランジスタ対と、第１
及び第２のトランジスタ対の共通エミッタ（ソース）に
接続されて第１及び第２のトランジスタ対を定電流駆動
する定電流源と、第１及び第２のトランジスタ対それぞ
れの共通コレクタ（ドレイン）に接続された負荷と、負
荷に接続されており第１及び第２のトランジスタ対それ
ぞれの共通ベース（ゲート）間の電位差に応じた電圧を
出力する出力段とを具備した半導体装置において、上記
基準位置を上記半導体基板上に複数設け、該複数の基準
位置に対してそれぞれ上記した位置に上記第１のトラン
ジスタ対と上記第２のトランジスタ対とを複数形成し、
かつ、該複数の第１のトランジスタ対をそれぞれ並列接
続することで該複数の第１のトランジスタ対により第１
のトランジスタ群を構成し、該複数の第２のトランジス
タ対をそれぞれ並列接続することで該複数の第２のトラ
ンジスタ対により第２のトランジスタ群を構成すること
により解決される。
【００２０】
【作用】半導体基板上の近接位置の半導体特性は周知の
とおり正規分布でばらつくが、上記本発明の構成によれ
ば、第１及び第２のトランジスタ対の各トランジスタを
上記した位置に形成することで、半導体特性が半導体基
板の面方向に勾配をもって変化しても第１のトランジス
タ対全体と第２のトランジスタ対全体での特性のばらつ
きが低減されるが、基準位置を半導体基板上に複数設け
て第１及び第２のトランジスタ対を複数形成して並列接
続することで第１及び第２のトランジスタ群を構成した
ため、第１のトランジスタ群全体と第２のトランジスタ
群全体での特性のばらつきがより低減され、第１のトラ
ンジスタ群全体と第２のトランジスタ群全体での特性が
互いに等しくなるように作用する。
とおり正規分布でばらつくが、上記本発明の構成によれ
ば、第１及び第２のトランジスタ対の各トランジスタを
上記した位置に形成することで、半導体特性が半導体基
板の面方向に勾配をもって変化しても第１のトランジス
タ対全体と第２のトランジスタ対全体での特性のばらつ
きが低減されるが、基準位置を半導体基板上に複数設け
て第１及び第２のトランジスタ対を複数形成して並列接
続することで第１及び第２のトランジスタ群を構成した
ため、第１のトランジスタ群全体と第２のトランジスタ
群全体での特性のばらつきがより低減され、第１のトラ
ンジスタ群全体と第２のトランジスタ群全体での特性が
互いに等しくなるように作用する。
【００２１】また、第１のトランジスタ群と第２のトラ
ンジスタ群のそれぞれの共通エミッタ（ソース）が互い
に接続されることになり、第１のトランジスタ群と第２
のトランジスタ群とで差動対トランジスタ群が構成され
るように作用する。
ンジスタ群のそれぞれの共通エミッタ（ソース）が互い
に接続されることになり、第１のトランジスタ群と第２
のトランジスタ群とで差動対トランジスタ群が構成され
るように作用する。
【００２２】
【実施例】初めに、半導体チップ上に近接して形成され
るトランジスタなどの素子の特性のは正規分布によりば
らつくことが本出願人の実験データにより立証されてお
り、近接素子の特性分布の標準偏差をσ0i、そのセンタ
ー値を
るトランジスタなどの素子の特性のは正規分布によりば
らつくことが本出願人の実験データにより立証されてお
り、近接素子の特性分布の標準偏差をσ0i、そのセンタ
ー値を
【００２３】
【数１】
【００２４】とすると、このような近接素子をｎ個並列
に接続して得た素子群全体での特性分布の標準偏差σは
に接続して得た素子群全体での特性分布の標準偏差σは
【００２５】
【数２】
【００２６】で表せる。
【００２７】すなわち、並列に接続する素子の数ｎを多
くすれば標準偏差σは限りなく零に近づくため、素子群
全体での特性のばらつきを低減することができる。本発
明はこの点に着眼して得られたものであり、以下、図面
を参照して本発明の実施例について説明する。
くすれば標準偏差σは限りなく零に近づくため、素子群
全体での特性のばらつきを低減することができる。本発
明はこの点に着眼して得られたものであり、以下、図面
を参照して本発明の実施例について説明する。
【００２８】図１は本発明の一実施例を示す図であり、
（Ａ）は回路図、（Ｂ）はその要部のチップ上での配置
を示す平面図である。図１（Ａ）において、図４と同一
構成部分には同一符号を付し、その説明は省略する。
（Ａ）は回路図、（Ｂ）はその要部のチップ上での配置
を示す平面図である。図１（Ａ）において、図４と同一
構成部分には同一符号を付し、その説明は省略する。
【００２９】本実施例は、チップ上で図１（Ｂ）のとお
りに配置された複数のトランジスタを並列接続して得た
トランジスタ群により、トランジスタＱa(第１のトラン
ジスタ群）及びトランジスタＱb(第２のトランジスタ
群）を構成したことを特徴としている。
りに配置された複数のトランジスタを並列接続して得た
トランジスタ群により、トランジスタＱa(第１のトラン
ジスタ群）及びトランジスタＱb(第２のトランジスタ
群）を構成したことを特徴としている。
【００３０】すなわち、各々の４個のトランジスタＱi1
〜Ｑi4（ｉ＝１，２，〜２５とする）の組みは、マトリ
クス状に仮想配置される基準位置Ｏ1 〜Ｏ25に対してそ
れぞれ前述したトランジスタＱ1 〜Ｑ4 と同様の位置関
係でチップ上に形成され配置されている。
〜Ｑi4（ｉ＝１，２，〜２５とする）の組みは、マトリ
クス状に仮想配置される基準位置Ｏ1 〜Ｏ25に対してそ
れぞれ前述したトランジスタＱ1 〜Ｑ4 と同様の位置関
係でチップ上に形成され配置されている。
【００３１】ここで、図２は図１（Ｂ）の要部をその平
面形状とともに詳細に示す図である。
面形状とともに詳細に示す図である。
【００３２】図２において、基準位置Ｏi と左斜め上方
に近接してトランジスタＱi1（第１のトランジスタ）が
形成されており、基準位置Ｏi に対してトランジスタＱ
i1と対称位置にトランジスタＱi4（第２のトランジス
タ）が形成されている。
に近接してトランジスタＱi1（第１のトランジスタ）が
形成されており、基準位置Ｏi に対してトランジスタＱ
i1と対称位置にトランジスタＱi4（第２のトランジス
タ）が形成されている。
【００３３】また、トランジスタＱi1及びＱi4が形成さ
れる方向と垂直方向に基準位置Ｏiと左斜め下方に近接
してトランジスタＱi3（第３のトランジスタ）が形成さ
れており、基準位置Ｏi に対してトランジスタＱi3と対
称位置にトランジスタＱi2（第４のトランジスタ）が形
成されている。
れる方向と垂直方向に基準位置Ｏiと左斜め下方に近接
してトランジスタＱi3（第３のトランジスタ）が形成さ
れており、基準位置Ｏi に対してトランジスタＱi3と対
称位置にトランジスタＱi2（第４のトランジスタ）が形
成されている。
【００３４】したがって、図１（Ｂ）ではトランジスタ
Ｑi1とトランジスタＱi4とで第１のトランジスタ対が複
数形成されており、トランジスタＱi2とトランジスタＱ
i3とで第２のトランジスタ対が複数形成されている。
Ｑi1とトランジスタＱi4とで第１のトランジスタ対が複
数形成されており、トランジスタＱi2とトランジスタＱ
i3とで第２のトランジスタ対が複数形成されている。
【００３５】また、図２においてＢ1 〜Ｂ4 、Ｅ1 〜Ｅ
4 、及びＣ1 〜Ｃ4 は各トランジスタＱi1、Ｑi2、Ｑ
i3、Ｑi4のベース、エミッタ、及びコレクタの各領域を
表しており、これらのトランジスタの平面形状は基準位
置Ｏi に対しそれぞれ点対称とされている。
4 、及びＣ1 〜Ｃ4 は各トランジスタＱi1、Ｑi2、Ｑ
i3、Ｑi4のベース、エミッタ、及びコレクタの各領域を
表しており、これらのトランジスタの平面形状は基準位
置Ｏi に対しそれぞれ点対称とされている。
【００３６】さらに、トランジスタＱi1とトランジスタ
Ｑi3の平面形状及びトランジスタＱi2とトランジスタＱ
i4の平面形状は、ｘ軸に対しそれぞれ線対称とされてい
る。したがって、トランジスタＱi1とトランジスタＱi2
の平面形状及びトランジスタＱi3とトランジスタＱi4の
平面形状は、ｙ軸に対しそれぞれ線対称とされている。
Ｑi3の平面形状及びトランジスタＱi2とトランジスタＱ
i4の平面形状は、ｘ軸に対しそれぞれ線対称とされてい
る。したがって、トランジスタＱi1とトランジスタＱi2
の平面形状及びトランジスタＱi3とトランジスタＱi4の
平面形状は、ｙ軸に対しそれぞれ線対称とされている。
【００３７】これにより、拡散工程に起因してチップ面
方向のいずれの方向に比抵抗ρがばらついたとしても、
そのばらつき分布が一定の勾配をもっている場合には、
第１のトランジスタ対と第２のトランジスタ対の特性は
同一とされるような平面形状とされている。
方向のいずれの方向に比抵抗ρがばらついたとしても、
そのばらつき分布が一定の勾配をもっている場合には、
第１のトランジスタ対と第２のトランジスタ対の特性は
同一とされるような平面形状とされている。
【００３８】図１に戻って説明するに、２５対の第１の
トランジスタ対が同図（Ｂ）のとおりそれぞれの端子を
共通に接続されて並列接続されることで、同図（Ａ）の
第１のトランジスタ群であるトランジスタＱa が構成さ
れている。
トランジスタ対が同図（Ｂ）のとおりそれぞれの端子を
共通に接続されて並列接続されることで、同図（Ａ）の
第１のトランジスタ群であるトランジスタＱa が構成さ
れている。
【００３９】なお、同図（Ｂ）において、各トランジス
タをむすぶ実線はトランジスタ同志が並列接続されてい
ることを、一点鎖線は第１のトランジスタ群（Ｑa)の共
通エミッタと第２のトランジスタ群（Ｑb)の共通エミッ
タとが互いに接続されていることをそれぞれ模式的に表
している。
タをむすぶ実線はトランジスタ同志が並列接続されてい
ることを、一点鎖線は第１のトランジスタ群（Ｑa)の共
通エミッタと第２のトランジスタ群（Ｑb)の共通エミッ
タとが互いに接続されていることをそれぞれ模式的に表
している。
【００４０】以上説明した本実施例の差動増幅器によれ
ば、それぞれ２５対の第１及び第２のトランジスタ対を
並列接続して得た第１及び第２のトランジスタ群により
差動対トランジスタ群Ｑa 及びＱb が構成されているた
め、 (１) 式から、従来の差動対トランジスタに比べて
チップ面上での半導体特性のばらつき分布の標準偏差σ
25を
ば、それぞれ２５対の第１及び第２のトランジスタ対を
並列接続して得た第１及び第２のトランジスタ群により
差動対トランジスタ群Ｑa 及びＱb が構成されているた
め、 (１) 式から、従来の差動対トランジスタに比べて
チップ面上での半導体特性のばらつき分布の標準偏差σ
25を
【００４１】
【数３】
【００４２】、すなわち、１／５に低減することができ
る。
る。
【００４３】したがって、差動対トランジスタ群Ｑa 及
びＱb の全体でのベースエミッタ接合の順方向降下特性
を互いに同一に形成できるため、出力端子７には両ベー
ス間の信号電圧のみに応じた直流オフセットのない出力
信号を得ることができ、また、ｈFEのばらつきも低減さ
れる。
びＱb の全体でのベースエミッタ接合の順方向降下特性
を互いに同一に形成できるため、出力端子７には両ベー
ス間の信号電圧のみに応じた直流オフセットのない出力
信号を得ることができ、また、ｈFEのばらつきも低減さ
れる。
【００４４】なお、４個のトランジスタＱi1〜Ｑi4の組
みの配置は、マトリクス状に限定されるものでなく、た
とえばモザイク状としてもよい。
みの配置は、マトリクス状に限定されるものでなく、た
とえばモザイク状としてもよい。
【００４５】次に、図３は本発明の他の実施例を示す図
である。
である。
【００４６】同図に示す差動増幅器では、差動対トラン
ジスタ群Ｑa 及びＱb は複数のトランジスタＱn1，Ｑ
n2，Ｑn3，Ｑn4により図１と同様に形成され、さらに、
これらの各コレクタに接続された定電流負荷であるカレ
ントミラー対トランジスタＱc及びＱd を、これらのト
ランジスタＱn1，Ｑn2，Ｑn3，Ｑn4と同様に形成された
複数のトランジスタＱm5，Ｑm6，Ｑm7，Ｑm8からなるト
ランジスタ群で構成したものである。
ジスタ群Ｑa 及びＱb は複数のトランジスタＱn1，Ｑ
n2，Ｑn3，Ｑn4により図１と同様に形成され、さらに、
これらの各コレクタに接続された定電流負荷であるカレ
ントミラー対トランジスタＱc及びＱd を、これらのト
ランジスタＱn1，Ｑn2，Ｑn3，Ｑn4と同様に形成された
複数のトランジスタＱm5，Ｑm6，Ｑm7，Ｑm8からなるト
ランジスタ群で構成したものである。
【００４７】これにより、各トランジスタ群Ｑc 及びＱ
d の全体での特性のばらつきを低減して同一とすること
ができるため、カレントミラー回路の各共通コレクタに
所定の電流比を得ることができる。したがって、本実施
例によれば、差動増幅器の特性を前記実施例よりもさら
に向上させることができる。
d の全体での特性のばらつきを低減して同一とすること
ができるため、カレントミラー回路の各共通コレクタに
所定の電流比を得ることができる。したがって、本実施
例によれば、差動増幅器の特性を前記実施例よりもさら
に向上させることができる。
【００４８】なお、４個のトランジスタの組み（Ｑm5〜
Ｑm8及びＱn1〜Ｑn4）の配置は、マトリクス状、モザイ
ク状など種々考えられる。また、ｍとｎの値はそれぞれ
希望する特性に応じて選定すればよく、互いに独立な値
にしてよい。
Ｑm8及びＱn1〜Ｑn4）の配置は、マトリクス状、モザイ
ク状など種々考えられる。また、ｍとｎの値はそれぞれ
希望する特性に応じて選定すればよく、互いに独立な値
にしてよい。
【００４９】また、上記の実施例ではバイポーラトラン
ジスタについて本発明を適用した例について説明した
が、ＭＯＳトランジスタについて同様に実施しても構わ
ない。この場合、ゲートはベースに、ソースはエミッタ
に、ドレインはコレクタに相当することは言うまでもな
い。通常、ＭＯＳトランジスタで構成する差動増幅器は
バイポーラトランジスタで構成する差動増幅器よりもオ
フセット電圧が大きいため、ＭＯＳトランジスタに対し
て特に有効である。。
ジスタについて本発明を適用した例について説明した
が、ＭＯＳトランジスタについて同様に実施しても構わ
ない。この場合、ゲートはベースに、ソースはエミッタ
に、ドレインはコレクタに相当することは言うまでもな
い。通常、ＭＯＳトランジスタで構成する差動増幅器は
バイポーラトランジスタで構成する差動増幅器よりもオ
フセット電圧が大きいため、ＭＯＳトランジスタに対し
て特に有効である。。
【００５０】さらに、各トランジスタは、マルチエミッ
タトランジスタ、マルチコレクタトランジスタ、マルチ
ソーストランジスタ、あるいはマルチドレイントランジ
スタであってもよい。
タトランジスタ、マルチコレクタトランジスタ、マルチ
ソーストランジスタ、あるいはマルチドレイントランジ
スタであってもよい。
【００５１】
【発明の効果】上述の如く本発明によれば、第１のトラ
ンジスタ群と第２のトランジスタ群とで差動対トランジ
スタ群が構成され、また、半導体特性が半導体基板の面
方向に勾配をもって変化しても第１のトランジスタ群全
体と第２のトランジスタ群全体での特性が互いに等しく
なるため、負荷に接続された出力段からは第１及び第２
のトランジスタ対それぞれの共通ベース（ゲート）間の
電位差に応じた電圧が出力されて直流オフセットのない
出力信号が得られる特長がある。
ンジスタ群と第２のトランジスタ群とで差動対トランジ
スタ群が構成され、また、半導体特性が半導体基板の面
方向に勾配をもって変化しても第１のトランジスタ群全
体と第２のトランジスタ群全体での特性が互いに等しく
なるため、負荷に接続された出力段からは第１及び第２
のトランジスタ対それぞれの共通ベース（ゲート）間の
電位差に応じた電圧が出力されて直流オフセットのない
出力信号が得られる特長がある。
【図１】本発明の一実施例を示す図である。
【図２】本発明の一実施例の要部を詳細に示す図であ
る。
る。
【図３】本発明の他の実施例を示す図である。
【図４】従来の差動増幅器の一例を示す回路図である。
【図５】従来の半導体装置の一例の要部を示す図であ
る。
る。
３ 出力段Ｑ11，〜Ｑi1，Ｑn1 第１のトランジスタ Ｑ12，〜Ｑi2，Ｑn2 第４のトランジスタ Ｑ13，〜Ｑi3，Ｑn3 第３のトランジスタ Ｑ14，〜Ｑi4，Ｑn4 第２のトランジスタ Ｑa 第１のトランジスタ群 Ｑb 第２のトランジスタ群 Ｑc,Ｑd 負荷 Ｏ，Ｏ1,〜Ｏ25 基準位置 Ｊ 定電流源
Claims (2)
- 【請求項１】 半導体基板上の基準位置と近接して形成
された第１のトランジスタと、該基準位置に対して該第
１のトランジスタと対称位置に形成されており該第１の
トランジスタと並列接続された第２のトランジスタとか
らなる第１のトランジスタ対と、 該第１のトランジスタ対の形成方向と垂直方向に該基準
位置と近接して形成されておりエミッタを該第１のトラ
ンジスタ対の共通エミッタに接続された第３のトランジ
スタと、該基準位置に対して該第３のトランジスタと対
称位置に形成されており該第３のトランジスタと並列接
続された第４のトランジスタとからなる第２のトランジ
スタ対と、 該第１及び第２のトランジスタ対の共通エミッタに接続
されて該第１及び第２のトランジスタ対を定電流駆動す
る定電流源と、 該第１及び第２のトランジスタ対それぞれの共通コレク
タに接続された負荷と、 該負荷に接続されており該第１及び第２のトランジスタ
対それぞれの共通ベース間の電位差に応じた電圧を出力
する出力段とを具備した半導体装置において、 上記基準位置を上記半導体基板上に複数設け、該複数の
基準位置に対してそれぞれ上記した位置に上記第１のト
ランジスタ対と上記第２のトランジスタ対とを複数形成
し、 かつ、該複数の第１のトランジスタ対をそれぞれ並列接
続することで該複数の第１のトランジスタ対により第１
のトランジスタ群を構成し、該複数の第２のトランジス
タ対をそれぞれ並列接続することで該複数の第２のトラ
ンジスタ対により第２のトランジスタ群を構成したこと
を特徴とする半導体装置。 - 【請求項２】 半導体基板上の基準位置と近接して形成
された第１のトランジスタと、該基準位置に対して該第
１のトランジスタと対称位置に形成されており該第１の
トランジスタと並列接続された第２のトランジスタとか
らなる第１のトランジスタ対と、 該第１のトランジスタ対の形成方向と垂直方向に該基準
位置と近接して形成されておりソースを該第１のトラン
ジスタ対の共通ソースに接続された第３のトランジスタ
と、該基準位置に対して該第３のトランジスタと対称位
置に形成されており該第３のトランジスタと並列接続さ
れた第４のトランジスタとからなる第２のトランジスタ
対と、 該第１及び第２のトランジスタ対の共通ソースに接続さ
れて該第１及び第２のトランジスタ対を定電流駆動する
定電流源と、 該第１及び第２のトランジスタ対それぞれの共通ドレイ
ンに接続された負荷と、 該負荷に接続されており該第１及び第２のトランジスタ
対それぞれの共通ゲート間の電位差に応じた電圧を出力
する出力段とを具備した半導体装置において、 上記基準位置を上記半導体基板上に複数設け、該複数の
基準位置に対してそれぞれ上記した位置に上記第１のト
ランジスタ対と上記第２のトランジスタ対とを複数形成
し、 かつ、該複数の第１のトランジスタ対をそれぞれ並列接
続することで該複数の第１のトランジスタ対により第１
のトランジスタ群を構成し、該複数の第２のトランジス
タ対をそれぞれ並列接続することで該複数の第２のトラ
ンジスタ対により第２のトランジスタ群を構成したこと
を特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01016793A JP3144114B2 (ja) | 1993-01-25 | 1993-01-25 | 半導体装置 |
| US08/409,543 US5506441A (en) | 1993-01-25 | 1995-03-24 | Semiconductor device having pair of transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01016793A JP3144114B2 (ja) | 1993-01-25 | 1993-01-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224656A true JPH06224656A (ja) | 1994-08-12 |
| JP3144114B2 JP3144114B2 (ja) | 2001-03-12 |
Family
ID=11742729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01016793A Expired - Fee Related JP3144114B2 (ja) | 1993-01-25 | 1993-01-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5506441A (ja) |
| JP (1) | JP3144114B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129197A (ja) * | 2004-10-29 | 2006-05-18 | Mitsubishi Electric Corp | 高出力差動増幅器 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3249007B2 (ja) * | 1994-03-17 | 2002-01-21 | 富士通株式会社 | 半導体装置、その特性評価方法及び設計方法 |
| US6646509B2 (en) * | 2002-01-23 | 2003-11-11 | Broadcom Corporation | Layout technique for matched resistors on an integrated circuit substrate |
| US6833759B2 (en) * | 2002-01-23 | 2004-12-21 | Broadcom Corporation | System and method for a programmable gain amplifier |
| DE102007021402A1 (de) * | 2007-05-04 | 2008-11-06 | Atmel Germany Gmbh | Integrierter Verstärkerschaltkreis |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1665493A1 (de) * | 1967-10-04 | 1970-12-17 | Rohde & Schwarz | Grossintegrationsschaltung und Verfahren zu deren Herstellung |
| US5289040A (en) * | 1991-08-12 | 1994-02-22 | National Semiconductor Corporation | Compensating lead structure for distributed IC components |
-
1993
- 1993-01-25 JP JP01016793A patent/JP3144114B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-24 US US08/409,543 patent/US5506441A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129197A (ja) * | 2004-10-29 | 2006-05-18 | Mitsubishi Electric Corp | 高出力差動増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3144114B2 (ja) | 2001-03-12 |
| US5506441A (en) | 1996-04-09 |
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