JPS61188960A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61188960A JPS61188960A JP60028403A JP2840385A JPS61188960A JP S61188960 A JPS61188960 A JP S61188960A JP 60028403 A JP60028403 A JP 60028403A JP 2840385 A JP2840385 A JP 2840385A JP S61188960 A JPS61188960 A JP S61188960A
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- JP
- Japan
- Prior art keywords
- cell
- reference voltage
- circuit
- emitter
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置、さらに詳しくは基準レベ
ルを必要とする論理回路を行・列に接続したゲートアレ
ーＬＳＩに関するものである。
ルを必要とする論理回路を行・列に接続したゲートアレ
ーＬＳＩに関するものである。
か−るゲートアレーの従来の１例を第８図に示す。第８
図は論理回路セル１と基準電圧発生回路セル２との配列
の１例を示すものであって、論理回路セルｌは基準電圧
発生回路セル２の発生した基準電圧レベルを入力して動
作を行っていた。そして論理回路は第９図のごとくエミ
ッタ結合トランジスタＱ１．Ｑｚとその出力を増幅する
エミッタ結合増幅トランジスタＱ３およびＱ４よりなり
、トランジスタＱ、のベースには入力電圧Ｖｉｎを入力
し、トランジスタＱ２のベースには基準電圧Ｖ ｒｅｆ
を入力し、トランジスタＱ３およびＱ４より出力を発生
する。第１０図は基準電圧発生回路の１例を示し、トラ
ンジスタＱＳ、Ｑ６に電圧Ｖｃｃを供給し、トランジス
タＱ、のエミッタより基準電圧Ｖｒｅｆを出力する。
図は論理回路セル１と基準電圧発生回路セル２との配列
の１例を示すものであって、論理回路セルｌは基準電圧
発生回路セル２の発生した基準電圧レベルを入力して動
作を行っていた。そして論理回路は第９図のごとくエミ
ッタ結合トランジスタＱ１．Ｑｚとその出力を増幅する
エミッタ結合増幅トランジスタＱ３およびＱ４よりなり
、トランジスタＱ、のベースには入力電圧Ｖｉｎを入力
し、トランジスタＱ２のベースには基準電圧Ｖ ｒｅｆ
を入力し、トランジスタＱ３およびＱ４より出力を発生
する。第１０図は基準電圧発生回路の１例を示し、トラ
ンジスタＱＳ、Ｑ６に電圧Ｖｃｃを供給し、トランジス
タＱ、のエミッタより基準電圧Ｖｒｅｆを出力する。
第８図ないし第１０図にて説明した従来のＥＣＬ。
ＣＭＬのゲートアレーではゲート構成セルと基準しベル
Ｖｒｅｆ発生回路を発生するセルを別々にもっていた。
Ｖｒｅｆ発生回路を発生するセルを別々にもっていた。
このために半導体チップの構成が複雑となり且つ基準レ
ベル発生回路の配置がきまってしまい、その配置が自由
にならず、回路設計上不便な点が多かった。
ベル発生回路の配置がきまってしまい、その配置が自由
にならず、回路設計上不便な点が多かった。
本発明は上記問題点を解決した配置に自由性があり且つ
セル面積も従来より減少した半導体集積回路装置を提供
することにあり、その手段は半導体チップの中に基準レ
ベルを必要とする論理回路を行および列に配置し、該論
理回路がＥＣＬ、ＣＭＬ等の共通コレクタもしくは共通
エミッタを有する差動回路と該差動回路の出力を増幅す
るエミッタ結合出力増幅器からなる半導体集積回路装置
において、前記論理回路の特定のものの前記差動回路の
ベース同志および前記エミッタ結合出力増幅器のエミッ
タを接続し、該接続した点より基準レベルをとり出して
これを他の論理回路の基準レベルとして使用する半導体
集積回路装置によってなされる。
セル面積も従来より減少した半導体集積回路装置を提供
することにあり、その手段は半導体チップの中に基準レ
ベルを必要とする論理回路を行および列に配置し、該論
理回路がＥＣＬ、ＣＭＬ等の共通コレクタもしくは共通
エミッタを有する差動回路と該差動回路の出力を増幅す
るエミッタ結合出力増幅器からなる半導体集積回路装置
において、前記論理回路の特定のものの前記差動回路の
ベース同志および前記エミッタ結合出力増幅器のエミッ
タを接続し、該接続した点より基準レベルをとり出して
これを他の論理回路の基準レベルとして使用する半導体
集積回路装置によってなされる。
以上のごとく本発明によればゲート構成セルと基準電圧
発生回路を前提としたセルとを共用することにより、セ
ル面積が従来のものより大幅に減少され且つ配置の自由
度をもった装置が提供される。
発生回路を前提としたセルとを共用することにより、セ
ル面積が従来のものより大幅に減少され且つ配置の自由
度をもった装置が提供される。
以下本発明の実施例を図面によって詳細に説明する。
第１図は本発明にか−る装置を示し、同図において１１
は論理ゲート構成セル、１２は基準電圧発生回路セルで
ある。そして論理ゲート構成セルはすでに第１０図に図
示したごときＥＣＬもしくはＣＭＬのゲートアレーにて
構成されている。なお基準電圧発生回路セル１２の構成
の１例を第２図に示す。第２図の回路は第９図の回路に
おいて、トランジスタ’ｒｔ（ｑＩ） 、 ’ｒｚ（
ａｔ）のベースおよび出力トランジスタＴ：１（Ｑ３）
のエミッタを共通接続したものである。つぎに第２図の
回路の動作を説明する。いまトランジスタＴ１とＴ２と
が同一特性であるとすると、電流Ｉ３は １、＝２１．＝２１２ となり基準電圧レベルＶｒｅｆは次の式によって表わさ
れる。
は論理ゲート構成セル、１２は基準電圧発生回路セルで
ある。そして論理ゲート構成セルはすでに第１０図に図
示したごときＥＣＬもしくはＣＭＬのゲートアレーにて
構成されている。なお基準電圧発生回路セル１２の構成
の１例を第２図に示す。第２図の回路は第９図の回路に
おいて、トランジスタ’ｒｔ（ｑＩ） 、 ’ｒｚ（
ａｔ）のベースおよび出力トランジスタＴ：１（Ｑ３）
のエミッタを共通接続したものである。つぎに第２図の
回路の動作を説明する。いまトランジスタＴ１とＴ２と
が同一特性であるとすると、電流Ｉ３は １、＝２１．＝２１２ となり基準電圧レベルＶｒｅｆは次の式によって表わさ
れる。
Ｖｒｅｆ ＝Ｖｃｃ Ｉｆ ＲＺ ＶＩＩＥ：ｌ
（１）第２図のごとく１つのセルを利用して基
準電圧発生回路を形成するので自由にセルを配置でき、
例えば第３図、第４図および第５図のごとき配置を考え
ることができる。なおいくつの回路を基準電圧発生回路
に接続できるかは基準電圧発生回路の駆動能力によって
きまるものである。したかって従来の場合と異なり論理
ゲートセルを基準電圧発生用に回路を変更するだけであ
るからその配置も自由に選択できる。
（１）第２図のごとく１つのセルを利用して基
準電圧発生回路を形成するので自由にセルを配置でき、
例えば第３図、第４図および第５図のごとき配置を考え
ることができる。なおいくつの回路を基準電圧発生回路
に接続できるかは基準電圧発生回路の駆動能力によって
きまるものである。したかって従来の場合と異なり論理
ゲートセルを基準電圧発生用に回路を変更するだけであ
るからその配置も自由に選択できる。
第６図および第７図は論理ゲートセルの基本構成と、基
準電圧発生回路の構成の相互関係を示すものである。第
７図においては、第６図のトランジスタＴ１．Ｔｚのベ
ースおよびトランジスタＴ３のエミッタが相互に接続さ
れ、基準電圧Ｖ ｒｅｆを発生する回路の構成が明らか
にされている。なお第７図において、抵抗Ｒ３’は基準
電圧Ｖｒｅｆのレベルを調整するための抵抗として使用
される。
準電圧発生回路の構成の相互関係を示すものである。第
７図においては、第６図のトランジスタＴ１．Ｔｚのベ
ースおよびトランジスタＴ３のエミッタが相互に接続さ
れ、基準電圧Ｖ ｒｅｆを発生する回路の構成が明らか
にされている。なお第７図において、抵抗Ｒ３’は基準
電圧Ｖｒｅｆのレベルを調整するための抵抗として使用
される。
以上詳細に説明したように本発明によればゲート構成セ
ルを基準電圧発生回路を前提としたセルと共用すること
によりセル面積を従来のものより大幅に減少することが
できるとともに、基準電圧発生回路を必要に応じて自由
に配置することができるので本発明にか＼る効果は大で
ある。
ルを基準電圧発生回路を前提としたセルと共用すること
によりセル面積を従来のものより大幅に減少することが
できるとともに、基準電圧発生回路を必要に応じて自由
に配置することができるので本発明にか＼る効果は大で
ある。
第１図は本発明にか＼る半導体集積回路装置の１実施例
の概略図、第２図は第１図における基準電圧発生回路の
１実施例の回路図、第３図、第４図及び第５図は本発明
において基準電圧発生回路の配置の具体例を示す図、第
６図および第７図は本発明において論理ゲート構成と基
準電圧発生回路の基本パターンの相互関係を示す図、第
８図は従来の装置の１例の概略図、第９図は第８図の論
理ゲート構成を示す回路図、第１０図は第９図の基準電
圧発生回路の１例を示す図である。 図面において、１１は論理ゲート構成セル、１２は基準
電圧発生回路、Ｔ ＋ 、 Ｔ ２． Ｔ ３． Ｔ
ａはトランジスタをそれぞれ示す。
の概略図、第２図は第１図における基準電圧発生回路の
１実施例の回路図、第３図、第４図及び第５図は本発明
において基準電圧発生回路の配置の具体例を示す図、第
６図および第７図は本発明において論理ゲート構成と基
準電圧発生回路の基本パターンの相互関係を示す図、第
８図は従来の装置の１例の概略図、第９図は第８図の論
理ゲート構成を示す回路図、第１０図は第９図の基準電
圧発生回路の１例を示す図である。 図面において、１１は論理ゲート構成セル、１２は基準
電圧発生回路、Ｔ ＋ 、 Ｔ ２． Ｔ ３． Ｔ
ａはトランジスタをそれぞれ示す。
Claims (1)
- 半導体チップの中に基準レベルを必要とする論理回路
を行および列に配置し、該論理回路がＥＣＬ、ＣＭＬ等
の共通コレクタもしくは共通エミッタを有する差動回路
と該差動回路の出力を増幅するエミッタ結合出力増幅器
からなる半導体集積回路装置において、前記論理回路の
特定のものの前記差動回路の、ベース同志および前記エ
ミッタ結合出力増幅器のエミッタを接続し、該接続した
点より基準レベルをとり出してこれを他の論理回路の基
準レベルとして使用することを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028403A JPS61188960A (ja) | 1985-02-18 | 1985-02-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028403A JPS61188960A (ja) | 1985-02-18 | 1985-02-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61188960A true JPS61188960A (ja) | 1986-08-22 |
Family
ID=12247695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60028403A Pending JPS61188960A (ja) | 1985-02-18 | 1985-02-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61188960A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244641A (ja) * | 1988-03-25 | 1989-09-29 | Fujitsu Ltd | 半導体集積装置 |
| JPH021165A (ja) * | 1987-11-19 | 1990-01-05 | Exar Corp | プログラマブル半導体セル構成体 |
| EP0395070A2 (en) * | 1989-04-26 | 1990-10-31 | Kabushiki Kaisha Toshiba | Gate array semiconductor integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114260A (en) * | 1976-03-22 | 1977-09-24 | Hitachi Ltd | Standard voltage generation circuit |
-
1985
- 1985-02-18 JP JP60028403A patent/JPS61188960A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114260A (en) * | 1976-03-22 | 1977-09-24 | Hitachi Ltd | Standard voltage generation circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021165A (ja) * | 1987-11-19 | 1990-01-05 | Exar Corp | プログラマブル半導体セル構成体 |
| JPH01244641A (ja) * | 1988-03-25 | 1989-09-29 | Fujitsu Ltd | 半導体集積装置 |
| EP0395070A2 (en) * | 1989-04-26 | 1990-10-31 | Kabushiki Kaisha Toshiba | Gate array semiconductor integrated circuit |
| JPH02285657A (ja) * | 1989-04-26 | 1990-11-22 | Toshiba Corp | ゲートアレー半導体集積回路装置 |
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