JPH06205060A - 多重化データ分離装置 - Google Patents

Abstract

(57)【要約】 【目的】 ４相位相変調された信号を復調した際に出力
されるＩチャネルデータ及びＱチャネルデータが時間的
に交互に多重化されたシリアルデータとして入力される
多重化データを分離する装置において検出すべき同期パ
ターンが分離するラインに応じて複雑化する傾向にあっ
たが装置構成を見直すことにより回路を簡略化しても従
来装置と同等の性能を維持できる装置を提案するもので
ある。 【構成】 従来装置と比べ同期パターン検出回路部を第
１の選択回路部後方に配置することにより第２の遅延回
路部及び第４の遅延回路部を削除することが可能となり
それに付随して他の回路部も構成が簡略化できた。 【効果】 従来の装置構成に対し回路を簡略化しても従
来装置と同等の性能を維持できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、無線通信における多
重化データの同期及び多重化データの分離機能に関する
ものである。

【０００２】

【従来の技術】図３は、従来の装置を示す構成図であ
り、４相位相変調された信号を復調した際に出力される
Ｉチャネルデータ及びＱチャネルデータが時間的に交互
に多重化された多重化データ１で、図４及び図５に示す
とおりＩチャネルデータ及びＱチャネルデータが時間的
に並んで多重化された信号として入力される。また、上
記多重化データ１と同期してクロック信号２及び上記多
重化データ１を仮のＩチャネルデータ９及び仮のＱチャ
ネルデータ１０に分離するためのデータ分離クロック７
が入力される。

【０００３】入力される上記多重化データ１は、装置内
でリタイミングするためリタイミング回路部３へ入力さ
れＩＱチャネルデータ４となる。上記ＩＱチャネルデー
タ４は、上記クロック信号２の１クロック分シフトさせ
るため第１の遅延回路部５へ送られる。上記第１の遅延
回路部５にて遅延されたデータはＩＱチャネルデータ６
となる。上記ＩＱチャネルデータ４と上記遅延ＩＱチャ
ネルデータ６は、データ分離クロック７によりデータ分
離部８にて図４及び図５に示す仮のＩチャネルデータ９
及び仮のＱチャネルデータ１０に変換される。

【０００４】図４及び図５から判るとおり、上記データ
分離クロック７の位相及び上記多重化データ１の構成に
より、各上記仮のＩチャネルデータ９及び上記仮のＱチ
ャネルデータ１０の出力が４種類のデータパターンを出
力するため、上記仮のＩチャネルデータ９及び上記仮の
Ｑチャネルデータ１０からＩチャネル同期パターン及び
Ｑチャネル同期パターン検出しようとするとき、各ライ
ン毎に第１のＩチャネル同期パターン検出部１１ａ及び
第２のチャネル同期パターン検出部１２ｂと第２のＩチ
ャネル同期パターン検出部１１ｂ及び第１のＱチャネル
同期パターン検出部１２ａが必要になる。

【０００５】上記第１のＩチャネル同期パターン検出部
１１ａの出力信号である第１の検出信号Ｉ１３と上記第
１のＱチャネル同期パターン検出部１２ａの出力信号で
ある第１の検出信号Ｑ１４の同期パターン検出時期が同
時であった場合、第１のＡＮＤゲート１５により論理積
された第１の検出信号１６は検出信号判定回路部１７へ
出力され、上記仮のＩチャネルデータ及び仮のＱチャネ
ルデータがそのまま再生されたＩチャネルデータ２３及
び再生されたＱチャネルデータ２４となるよう第１の選
択回路部１８に選択信号１ ２０を第２の選択回路部２
２に選択信号２２５を出力しおのおのを制御する。

【０００６】また、上記検出信号判定回路部１７では同
期パターンを検出した時点で他の検出信号の入力を停止
すると共にフレームカウンタ２６に対し、カウンタをリ
セットするためのリセット信号２７を出力する。上記フ
レームカウンタ２６では、次の同期パターン検出位置を
予測してフレーム検出位置予測信号２８を上記検出信号
判定回路部１７に出力する。上記検出信号判定回路部１
７では上記フレーム検出位置予測信号２８の位置にて再
度上記第１の検出信号１６が入力されるか否かを判定す
ることにより、同期パターンが正しいか疑似パターンで
あったかの判定を行う。もし検出できなかったと判定し
た場合は、上記第１の選択回路部１８と上記第２の選択
回路部２２の制御状態を解除して再度同期パターンを捜
す動作に入る。

【０００７】仮にある程度連続で同期パターンが検出さ
れた場合完全な同期パターンであるとみなし、数フレー
ム程度同期パターンが検出できなくても同期状態を解除
しないような措置を採っている。これは、データ伝送に
おいて一時的に誤ったデータが入力されることが多々あ
り、再同期させるまでのリスクを下げる意味で用いられ
る方法である。

【０００８】上記動作に並行して第２のＩチャネル同期
パターン検出部１１ｂと上記第２のＱチャネル同期パタ
ーン検出部１２ｂは、おのおの第２の検出信号Ｉ２９及
び第２の検出信号Ｑ１９を第２のＡＮＤゲート３０によ
り論理積し第２の検出信号３１として判定結果を上記検
出信号判定回路部１７に出力し続ける。

【０００９】上記多重化データ１の多重化のしかたによ
りＩ／Ｑチャネルデータが前後して入力される場合があ
る。そのため第２の遅延回路部３３では上記第１のＱチ
ャネル同期パターン検出回路部１２ａの出力信号である
上記第１の検出信号Ｑ１４を１ビット遅延させ、上記第
２の遅延回路部３８出力信号である遅延検出信号Ｑ３４
と第１の検出信号Ｉ１３を第３のＡＮＤゲート３５によ
り論理積し第３の検出信号３６として判定結果を上記検
出信号判定回路部１７に出力し続ける。

【００１０】第４の遅延回路部３８では上記第２のＩチ
ャネル同期パターン検出回路部１１ｂの出力信号である
上記第２の検出信号Ｉ２９を１ビット遅延させ、上記第
４の遅延回路部３８出力信号である遅延検出信号Ｉ３９
と第２の検出信号Ｑ１９を第４のＡＮＤゲート４０によ
り論理積し第４の検出信号４１として判定結果を上記検
出信号判定回路部１７に出力し続ける。

【００１１】上記検出信号判定回路部１７は、上記第１
の検出信号１６と上記第２の検出信号３１と上記第３の
検出信号３６及び上記第４の検出信号４１を入力し何れ
が検出したか監視している。上記第２の検出信号３１が
検出したと判定した場合、上記第１の選択回路部１８へ
上記仮のＱチャネルデータ１０を選択するための上記選
択信号１ ２０を出力したことにより選択後仮のＱチャ
ネルデータ２１を得る。これにより、上記第２の選択回
路部２２は、おのおの上記仮のＩチャネルデータ９を上
記再生されたＱチャネルデータ２４、上記選択後仮のＱ
チャネルデータ２１を上記再生されたＩチャネルデータ
２３として出力するよう上記選択信号２２５を制御す
る。

【００１２】上記第３のＡＮＤゲート３５により上記第
３の検出信号３６が検出したと判定した場合、上記第１
の選択回路部１８へ第３の遅延回路部３７の出力信号で
ある遅延仮のＱチャネルデータ３２を選択するための上
記選択信号１ ２０を出力したことにより上記選択後仮
のＱチャネルデータ２１を得る。これにより、上記第２
の選択回路部２２は、おのおの上記仮のＩチャネルデー
タ９を上記再生されたＩチャネルデータ２３、上記選択
後仮のＱチャネルデータ２１を上記再生されたＱチャネ
ルデータ２４として出力するよう上記選択信号２ ２５
を制御する。

【００１３】上記第４のＡＮＤゲート４１により上記第
４の検出信号４１が検出したと判定した場合、上記第１
の選択回路部１８へ上記第３の遅延回路部３７の出力信
号である上記遅延仮Ｑチャネルデータ３２を選択するた
めの上記選択信号１ ２０を出力することにより上記選
択後仮のＱチャネルデータ２１を得る。これにより、上
記第２の選択回路部２２は、おのおの上記仮のＩチャネ
ルデータ９を上記再生されたＩチャネルデータ２４、上
記選択後仮のＱチャネルデータ２１を上記再生されたＩ
チャネルデータ２３として出力するよう上記選択信号２
２５を制御する。これにより、全ての入力パターンに
ついて同期が可能となる。

【００１４】

【発明が解決しようとする課題】上記構成によると、Ｉ
チャネル同期パターン及びＱチャネル同期パターンの検
出部は、同期パターン長によらず常に同期パターンの種
類に対し２倍必要であり同期パターン長が長くなった場
合及び同期パターンが複数となった場合、ハードウェア
に与える影響は全ての同期パターン検出回路に及ぶとい
う課題があった。

【００１５】この発明は、上記課題を解決するためにな
されたもので同期パターン検出回路を共用化することに
より、ハードウェアへの影響を最少限に抑えることを目
的としている。

【００１６】

【課題を解決するための手段】この発明に係わる多重化
データ分離装置は、同期パターン検出回路部を共用化す
るため、第３の遅延回路部及び第１の選択回路部をデー
タ分離部の後に配置し同期が確立しない場合、仮のＱチ
ャネルデータを第３の遅延回路経由入力できるように設
定し、再度同期確立を実施するようにするものである。

【００１７】

【作用】この発明における多重化データ分離装置は、第
３の遅延回路及び第１の選択回路部をデータ分離部の後
に配置し同期が確立しない場合、仮のＱチャネルデータ
を第３の遅延回路経由入力できるように設定し、再度同
期確立を実施するようにしたもので、これにより従来の
多重化データ分離装置で使用していた第２の遅延回路
部、第４の遅延回路部、第３の判定回路部及び第４の判
定回路部を省略することができる。

【００１８】

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１から３２及び３７
は、従来の装置と同一のものである。

【００１９】入力される上記多重化データ１は、装置内
でリタイミングするためリタイミング回路部３へ入力さ
れ、ＩＱチャネルデータ４となる。上記ＩＱチャネルデ
ータ４は、上記クロック信号２の１クロック分シフトさ
せるため第１の遅延回路部５へ送られる。上記第１の遅
延回路部５にて遅延されたデータは、遅延ＩＱチャネル
データ６となる。上記ＩＱチャネルデータ４と上記遅延
ＩＱチャネルデータ６は、データ分離クロック７により
データ分離部８にて図４及び図５に示す仮のＩチャネル
データ９及び仮のＱチャネルデータ１０に変換される。

【００２０】図４及び図５から判るとおり、上記データ
分離クロック７の位相及び上記多重化データ１の構成に
より、上記仮のＩチャネルデータ９及び上記仮のＱチャ
ネルデータ１０の出力が４種類のデータパターンを出力
するため、上記仮のＩチャネルデータ９及び上記仮のＱ
チャネルデータ１０からＩチャネル同期パターン及びＱ
チャネル同期パターン検出しようとするとき、各ライン
毎に第１のＩチャネル同期パターン検出部１１ａ及び第
２のチャネル同期パターン検出部１２ｂと第２のＩチャ
ネル同期パターン検出部１１ｂ及び第１のＱチャネル同
期パターン検出部１２ａが必要になる。

【００２１】第１の選択回路部１８へ上記仮のＱチャネ
ルデータ１０を選択するための選択信号１ ２０を出力
することにより選択後仮のＱチャネルデータ２１を得
る。この状態において上記第１のＩチャネル同期パター
ン検出部１１ａの出力信号である第１の検出信号Ｉ１３
と上記第１のＱチャネル同期パターン検出部１２ａの出
力信号である第１の検出信号Ｑ１４の同期パターン検出
時期が同時であった場合、第１のＡＮＤゲートにより論
理積され第１の検出信号１６は検出信号判定回路部１７
へ出力され、上記仮のＩチャネルデータ及び上記仮のＱ
チャネルデータがそのまま再生されたＩチャネルデータ
２３及び再生されたＱチャネルデータ２４となるよう上
記第２の選択回路部２２を上記選択信号２ ２５により
制御する。

【００２２】また、上記検出信号判定回路部１７では同
期パターンを検出した時点で他の検出信号の入力を停止
すると共にフレームカウンタ２６に対し、カウンタをリ
セットするためのリセット信号２７を出力する。上記フ
レームカウンタ２６では、次の同期パターン検出位置を
予測してフレーム検出位置予測信号２８を上記検出信号
判定回路部１７に出力する。上記検出信号判定回路部１
７では上記フレーム検出位置予測信号２８の位置にて再
度上記第１の検出信号１６が入力されるか否かを判定す
ることにより、同期パターンが正しいか疑似パターンで
あったかの判定を行う。もし検出できなかったと判定し
た場合は、上記第１の選択回路部１８と上記第２の選択
回路部２２の制御状態を解除して再度同期パターンを捜
す動作に入る。

【００２３】仮にある程度連続で同期パターンが検出さ
れた場合、完全な同期パターンであるとみなし、数フレ
ーム程度同期パターンが検出できなくても同期状態を解
除しないような措置を採っている。これは、データ伝送
において一時的に誤ったデータが入力されることが多々
あり、再同期させるまでのリスクを下げる意味で用いら
れる方法である。

【００２４】上記動作に並行して第２のＩチャネル同期
パターン検出部１１ｂと上記第２のＱチャネル同期パタ
ーン検出部１２ｂは、おのおの第２の検出信号Ｉ２９及
び第２の検出信号Ｑ１９を第２のＡＮＤゲート３０によ
り論理積し第２の検出信号３１として判定結果を上記検
出信号判定回路部１７に出力し続ける。上記第２のＡＮ
Ｄゲートにより論理積した上記第２の検出信号３１が出
力された場合は、上記検出信号判定回路部１７にて、上
記仮のＩチャネルデータを上記再生されたＱチャネルデ
ータ２４に上記仮のＱチャネルデータを上記再生された
Ｉチャネルデータ２３となるよう上記第２の選択回路部
２２を上記選択信号２ ２５により制御する。

【００２５】上記多重化データ１の多重化のしかたによ
りＩ／Ｑチャネルデータが前後して入力される場合があ
る。そのため上記回路の設定状態ではいつまでも同期を
掛けることができない。そこで、上記検出信号判定回路
１７では入力されたクロック数をカウントすることによ
り、数フレーム経過しても上記第１の検出信号１６及び
上記第２の検出信号３１が検出できない場合、上記第１
の選択回路部１８の選択状態を第３の遅延回路部３７の
出力信号である遅延仮のＱチャネルデータ３２を上記選
択後仮のＱチャネルデータ２１として出力する。この状
態において再度上記第１の検出信号１６もしくは上記第
２の検出信号３１の同期検出が行われるときを待つ。

【００２６】上記第１の検出信号１６が検出したと判定
した場合、第２の選択回路部２２は、おのおの上記仮の
Ｉチャネルデータ９を上記再生されたＩチャネルデータ
２３、上記選択後仮のＱチャネルデータ２１を上記再生
されたＱチャネルデータ２４として出力するよう上記選
択信号２ ２５を制御する。

【００２７】上記第２の検出信号３１が検出したと判定
した場合、第２の選択回路部２２は、おのおの上記仮の
Ｉチャネルデータ９を上記再生されたＱチャネルデータ
２４、上記選択後仮のＱチャネルデータ２１を上記再生
されたＩチャネルデータ２３として出力するよう上記選
択信号２ ２５を制御する。これにより、従来装置と同
様に全ての入力パターンについて同期が可能となる。

【００２８】実施例２．以下、この発明の他の実施例を
図について説明する。図２において、１から１８，１９
から２８及び３２は、従来の装置と同一のものである。

【００２９】入力される上記多重化データ１は、装置内
でリタイミングするためリタイミング回路部３へ入力さ
れ、ＩＱチャネルデータ４となる。上記ＩＱチャネルデ
ータ４は、上記クロック信号２の１クロック分シフトさ
せるため第１の遅延回路部５へ送られる。上記第１の遅
延回路部５にて遅延されたデータは、遅延ＩＱチャネル
データ６となる。上記ＩＱチャネルデータ４と上記遅延
ＩＱチャネルデータ６は、データ分離クロック７により
データ分離部８にて図４及び図５に示す仮のＩチャネル
データ９及び仮のＱチャネルデータ１０に変換される。

【００３０】図４及び図５から判るとおり、上記データ
分離クロック７の位相及び上記多重化データ１の構成に
より、上記仮のＩチャネルデータ９及び上記仮のＱチャ
ネルデータ１０の出力が４種類のデータパターンを出力
するため、上記仮のＩチャネルデータ９及び上記仮のＱ
チャネルデータ１０からＩチャネル同期パターン及びＱ
チャネル同期パターン検出しようとするとき、固定ライ
ンに第１のＩチャネル同期パターン検出部１１及び第１
のＱチャネル同期パターン検出部１２を用意し、各ライ
ンを入れ換える制御及び１ビット遅延機能が必要にな
る。

【００３１】第１の選択回路部１８へ上記仮のＱチャネ
ルデータ１０を選択するための選択信号１ ２０を出力
することにより選択後仮のＱチャネルデータ２１を得
る。また、上記仮のＩチャネルデータ及び上記仮のＱチ
ャネルデータがそのまま再生されたＩチャネルデータ２
３及び再生されたＱチャネルデータ２４となるよう第２
の選択回路部２２を制御する。この状態において上記第
１のＩチャネル同期パターン検出部１１の出力信号であ
る検出信号Ｉ１３と上記第１のＱチャネル同期パターン
検出部１２の出力信号である第１の検出信号Ｑ１４の同
期パターン検出時期が同時であった場合、第１のＡＮＤ
ゲートにより論理積され第１の検出信号１６は検出信号
判定回路部１７へ出力される。

【００３２】上記検出信号判定回路部１７では、同期パ
ターンを検出した時点でフレームカウンタ２６に対し、
カウンタをリセットするためのリセット信号２７を出力
する。上記フレームカウンタ２６では、次の同期パター
ン検出位置を予測してフレーム検出位置予測信号２８を
上記検出信号判定回路部１７に出力する。上記検出信号
判定回路部１７では上記フレーム検出位置予測信号２８
の位置にて再度上記第１の検出信号１６が入力されるか
否かを判定することにより、同期パターンが正しいか疑
似パターンであったかの判定を行う。もし検出できなか
ったと判定した場合は、上記第１の選択回路部１８と上
記第２の選択回路部２２の制御状態を解除して再度同期
パターンを捜す動作に入る。

【００３３】仮にある程度連続で同期パターンが検出さ
れた場合、完全な同期パターンであるとみなし、数フレ
ーム程度同期パターンが検出できなくても同期状態を解
除しないような措置を採っている。これは、データ伝送
において一時的に誤ったデータが入力されることが多々
あり、再同期させるまでのリスクを下げる意味で用いら
れる方法である。

【００３４】先の選択状態で同期確立が行えなかった場
合、第２の選択回路部２２に対し上記仮のＩチャネルデ
ータを上記再生されたＱチャネルデータ２４に上記仮の
Ｑチャネルデータを上記再生されたＩチャネルデータ２
３となるよう制御する。この状態において上記第１のＩ
チャネル同期パターン検出部１１と上記第１のＱチャネ
ル同期パターン検出部１２は、上記第１のＡＮＤゲート
１５により論理積し上記第１の検出信号１６として判定
結果を上記検出信号判定回路部１７に出力し続ける。こ
の状態にて同期確立が行えれば上記第１の選択回路部１
８及び上記第２の選択回路部２２の選択状態を固定す
る。

【００３５】上記多重化データ１の多重化のしかたによ
りＩ／Ｑチャネルデータが前後して入力される場合があ
る。そのため先の設定状態で同期確立が行えなかった場
合、上記第１の選択回路部１８に対し上記仮のＱチャネ
ルデータを遅延後仮のＱチャネルデータ３２を選択する
よう制御し、上記仮のＩチャネルデータを上記再生され
たＱチャネルデータ２４に上記仮のＱチャネルデータを
上記再生されたＩチャネルデータ２３とする。この状態
において、上記第１のＩチャネル同期パターン検出部１
１と上記第１のＱチャネル同期パターン検出部１２は、
上記第１のＡＮＤゲート１５により論理積し上記第１の
検出信号１６として判定結果を上記検出信号判定回路部
１７に出し続ける。この状態にて同期確立が行えれば上
記第１の選択回路部１８及び上記第２の選択回路部２２
の選択状態を固定する。

【００３６】先の選択状態で同期確立が行えなかった場
合、上記第２の選択回路部２２に対し上記仮のＩチャネ
ルデータを上記再生されたＩチャネルデータ２３に上記
遅延後仮のＱチャネルデータ３２を上記再生されたＱチ
ャネルデータ２４とする。この状態において上記第１の
Ｉチャネル同期パターン検出部１１と上記第１のＱチャ
ネル同期パターン検出部１２は、上記第１のＡＮＤゲー
ト１５により論理積し上記第１の検出信号１６として判
定結果を上記検出信号判定回路部１７に出力し続ける。
この状態にて同期確立が行えれば上記第１の選択回路部
１８及び上記第２の選択回路部２２の選択状態を固定す
る。これにより、従来装置と同様に全ての入力パターン
について同期が可能となる。

【００３７】

【発明の効果】以上のようにこの発明は、多重化データ
分離装置において従来装置に対しハードウェアの規模を
最低限に抑えることができかつ従来の装置と比べても同
等の性能を維持できる。

【図面の簡単な説明】

【図１】この発明による実施例１の多重化データ分離装
置を示す図である。

【図２】この発明による実施例２の多重化データ分離装
置を示す図である。

【図３】従来の多重化データ分離装置を示す図である。

【図４】多重化データ分離装置に入力されるあるデータ
パターンのタイミングを示す図である。

【図５】多重化データ分離装置に入力される他のデータ
パターンのタイミングを示す図である。

【符号の説明】

１ 多重化データ ２ クロック信号 ３ リタイミング回路 ４ ＩＱチャネルデータ ５ 第１の遅延回路部 ６ 遅延ＩＱチャネルデータ ７ データ分離クロック ８ データ分離部 ９ 仮のＩチャネルデータ １０ 仮のＱチャネルデータ １１ 同期パターンＩ検出部 １２ 同期パターンＱ検出部 １３ 第１の検出信号Ｉ １４ 第１の検出信号Ｑ １５ 第１のＡＮＤゲート １６ 第１の検出信号 １７ 検出信号判定回路部 １８ 第１の選択回路部 １９ 第２の検出信号Ｑ ２０ 選択信号１ ２１ 選択後仮のＱチャネルデータ ２２ 第２の選択回路部 ２３ 再生されたＩチャネルデータ ２４ 再生されたＱチャネルデータ ２５ 選択信号２ ２６ フレームカウンタ ２７ リセット信号 ２８ フレーム検出位置予測信号 ２９ 第２の検出信号Ｉ ３０ 第２のＡＮＤゲート ３１ 第２の検出信号 ３２ 遅延仮のＱチャネルデータ ３３ 第２の遅延回路部 ３４ 遅延検出信号Ｑ ３５ 第３のＡＮＤゲート ３６ 第３の検出信号 ３７ 第３の遅延回路部 ３８ 第４の遅延回路部 ３９ 遅延検出信号Ｉ ４０ 第４のＡＮＤゲート ４１ 第４の検出信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ４相位相変調された信号を復調した際に
   出力されるＩチャネルデータ及びＱチャネルデータが時
   間的に交互に多重化された多重化データを上記多重化デ
   ータと同期して入力されるクロック信号にてリタイミン
   グするリタイミング回路部と、上記リタイミング回路部
   の出力信号を再度上記クロック信号にて１ビット分遅延
   させる第１の遅延回路部と、上記リタイミング回路部の
   出力信号と上記第１の遅延回路部出力信号を入力して仮
   のＩチャネルデータ及び仮のＱチャネルデータの２系列
   データに分離するデータ分離部と、上記仮のＩチャネル
   データを入力して仮のＩチャネルデータに含まれるＩチ
   ャネル同期パターンを検出する第１のＩチャネル同期パ
   ターン検出部と、上記仮のＩチャネルデータを入力して
   仮のＩチャネルデータに含まれるＱチャネル同期パター
   ンを検出する第２のＱチャネル同期パターン検出部と、
   仮のＱチャネルデータを１ビット分遅延させるための第
   ３の遅延回路部と、上記第３の遅延回路部への入力信号
   を分岐して入力し上記第３の遅延回路部出力信号と、上
   記仮のＱチャネルデータの何れかを選択する第１の選択
   回路部と、上記第１の選択回路部の出力信号である上記
   仮のＱチャネルデータを入力して、仮のＱチャネルデー
   タに含まれるＱチャネル同期パターンを検出する第１の
   Ｑチャネル同期パターン検出部と、上記仮のＱチャネル
   データを入力して仮のＱチャネルデータに含まれるＩチ
   ャネル同期パターンを検出する第２のＩチャネル同期パ
   ターン検出部と、上記仮のＩチャネルデータと上記第１
   の選択回路部の出力信号である上記仮のＱチャネルデー
   タおのおのを入力して何れかを選択する第２の選択回路
   部と、上記第１のＩチャネル同期パターン検出部と第１
   のＱチャネル同期パターン検出部の出力信号を入力し論
   理積する第１のＡＮＤゲートと、上記第２のＩチャネル
   同期パターン検出部と第２のＱチャネル同期パターン検
   出部の出力信号を入力し論理積する第２のＡＮＤゲート
   と、上記第１のＡＮＤゲートと上記第２のＡＮＤゲート
   の出力信号を入力し上記第１の選択回路部と上記第２の
   選択回路部の選択状態を制御する検出信号判定回路部
   と、上記検出信号判定回路部の判定位置をモニタしてデ
   ータの周期性を確認するフレームカウンタとから構成さ
   れ、上記仮のＩチャネルデータ及び上記仮のＱチャネル
   データを再生されたＩチャネルデータ及び再生されたＱ
   チャネルデータに分離するとともに同期パターンの周期
   性を確認する機能を備えた多重化データ分離装置。
2. 【請求項２】 ４相位相変調された信号を復調した際に
   出力されるＩチャネルデータ及びＱチャネルデータが時
   間的に交互に多重化された多重化データを上記多重化デ
   ータと同期して入力されるクロック信号にてリタイミン
   グするリタイミング回路部と、上記リタイミング回路部
   の出力信号を再度上記クロック信号にて１ビット分遅延
   させる第１の遅延回路部と、上記リタイミング回路部の
   出力信号と上記第１の遅延回路部出力信号を入力して仮
   のＩチャネルデータ及び仮のＱチャネルデータの２系列
   データに分離するデータ分離部と、上記仮のＱチャネル
   データを１ビット分遅延させるための第３の遅延回路部
   と、上記第３の遅延回路部への入力信号を分岐して入力
   し上記第３の遅延回路部出力信号と、仮のＱチャネルデ
   ータの何れかを選択する第１の選択回路部と、上記デー
   タ分離部の出力信号である上記仮のＩチャネルデータと
   上記第１の選択回路部の出力信号である仮のＱチャネル
   データおのおのを入力して何れかを選択する第２の選択
   回路部と、第２の選択回路部の出力信号である再生され
   たＩチャネルデータ入力して再生されたＩチャネルデー
   タに含まれるＩチャネル同期パターンを検出する第１の
   Ｉチャネル同期パターン検出部と、再生されたＱチャネ
   ルデータ入力して再生されたＱチャネルデータに含まれ
   るＱチャネル同期パターンを検出する第１のＱチャネル
   同期パターン検出部と、上記第１のＩチャネル同期パタ
   ーン検出部と第１のＱチャネル同期パターン検出部の出
   力信号を入力し論理積する第１のＡＮＤゲートと、上記
   第１のＡＮＤゲートの出力信号を入力し上記第１の選択
   回路部と上記第２の選択回路部の選択状態を制御する検
   出信号判定回路部と、上記検出信号判定回路部の判定位
   置をモニタしてデータの周期性を確認するフレームカウ
   ンタとから構成され、上記仮のＩチャネルデータ及び上
   記仮のＱチャネルデータを再生されたＩチャネルデータ
   及び再生されたＱチャネルデータに分離するとともに同
   期パターンの周期性を確認する機能を備えた多重化デー
   タ分離装置。