JPH0619854A - 電子機器 - Google Patents

Abstract

(57)【要約】 【目的】 分周回路を簡略化し、低消費電力化を可能に
する電子機器を提供する。 【構成】 ＣＰＵ１は、ゲートアレイ２に表示情報とブ
ザー音出力要求を出力すると、ゲートアレイ２は、表示
信号発生回路４に該表示情報を書き込み、表示信号発生
回路４は、表示器３に表示すると同時に、クロック線２
６を介して表示クロックを分周回路５に出力する。ま
た、ゲートアレイ２は、制御線２９を介して分周回路５
にブザー音出力信号を出力し、該出力信号により分周回
路５は前記表示クロックを分周し、該分周された表示ク
ロックをブザー駆動回路６に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ブザー音発生装置を備
えた電子機器に関する。

【０００２】

【従来の技術】従来の電子機器ではキー操作時のクリッ
ク音、誤操作時の警告音、アラーム信号に応じたブザー
音（以下、「ブザー音」と総称する）を発生させる仕様
になっているものが多い。図８はブザー音発生装置を備
えた従来の電子機器の一例の概略構成を示すブロック図
であり、発振器２によりシステムを制御するＣＰＵ１に
供給される高い周波数を有するシステムクロックＳＣＬ
Ｋ（４ＭＨｚ程度）は、分周回路７によりブザー音用の
低い周波数（２〜３ＫＨｚ）に分周され、圧電ブザー１
０にこの低い周波数の方形波を与えることによってブザ
ー音が発生される。図９は分周回路７の回路構成図であ
る。図９において、２つのＪ・Ｋフリップフロップ（例
えば、７４ＨＣ７６）８１，８２で構成される３進ダウ
ンカウンタのＣＬＫ端子（クロック端子）に入力された
システムクロックＳＣＬＫは３分周されて約１．３ＭＨ
ｚとなり、Ｄフリップフロップ（例えば、７４ＨＣ７
４）８３のＣＬＫ端子に入力される。Ｄフリップフロッ
プ８３のＣＬＫ端子に入力された信号はＱ端子から２分
周されて出力されるため、システムクロックＳＣＬＫは
６分周され、バイナリィカウンタ（例えば、７４ＨＣ３
９３）８５のＣＬＫ端子１Ａに入力される。バイナリィ
カウンタ８５はＣＬＫ端子への入力をそれぞれ２・４・
８・１６分周して出力するため、１６分周された信号が
端子１Ｄから出力される。そのため、この時点での信号
出力は４１ＫＨｚ程度となり、この信号は更にバイナリ
ィカウンタ８５のＣＬＫ端子２Ａに入力され８分周され
た出力が端子２Ｃから得られる。この出力はＤフリップ
フロップ８６のＣＬＫ端子に入力され、Ｑ出力端子から
２分周された２．６ＫＨｚの出力信号がブザー駆動回路
９に入力される。ブザー音を発する時間はＤフリップフ
ロップ８６のＣＬ端子がハイレベル（以下、“Ｈ”レベ
ルという）にされている時間により決定される。

【０００３】Ｄフリップフロップ８６のＣＬ端子は、Ｄ
フリップフロップ８４のＱ出力端子により制御され、信
号Ｄ０が“Ｈ”レベルのときブザー許可信号が立下がる
とＱ出力端子は“Ｈ”レベルとなり、その後信号Ｄ０が
低レベル（以下、“Ｌ”レベルという）になりブザー許
可信号が立下がるまでＱ出力端子は“Ｈ”レベルを保持
する。このようにして、信号Ｄ０とブザー許可信号とに
よりＤフリップフロップ８６のＣＬ端子のレベルが制御
されるので、システムクロックＳＣＬＫを分周する動作
に関係なくブザー音を発する時間が制御される。

【０００４】また、音の高低は使用するブザー１０によ
って異なるが、一般的に、ブザーに与える周波数を高く
すれば（３ＫＨｚ程度）高い音に、低い周波数（２ＫＨ
ｚ程度）を与えれば低い音になる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来例では数ＭＨｚという高いシステムクロックを２〜３
ＫＨｚという低い周波数に分周するために多段の分周回
路を組まなければならず、またその分周回路は常に発生
しているシステムクロックを分周し続けているため、常
に電力を消費し続けるという問題があった。また、シス
テムクロック以外の低いクロックを用いたとしても、そ
のクロックを用いている回路もしくは素子が起動してい
ない場合には、ブザー音を発生されることができないと
いう問題が生じる。

【０００６】本発明は、上記従来の事情に鑑みてなされ
たもので、その目的は、分周回路を簡略化し、低消費電
力化を可能にする電子機器を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、システムクロックを発生するシステムク
ロック発生手段と、表示信号を発生する表示信号発生手
段と、前記システムクロックよりも低い周波数を有し前
記表示信号発生手段を駆動する表示クロックを発生する
表示クロック発生手段とを備えた電子機器において、前
記表示クロック発生手段により発生された表示クロック
を分周し、ブザー音を発生するブザー音発生手段を有す
ることを特徴とする。

【０００８】

【作用】上記構成により、表示クロック発生手段によっ
て発生された表示クロックは、ブザー音発生手段により
分周され、ブザー音として出力される。

【０００９】

【実施例】以下、本発明の実施例を図面に基づき詳細に
説明する。

【００１０】図１は、本発明に係る電子機器の第１実施
例の概略構成を示すブロック図である。

【００１１】本実施例は、全体の制御を司るＣＰＵ１
と、ＣＰＵ１からの制御信号をデコードし接続されてい
る各素子を制御する制御信号に変換するゲートアレイ２
と、ゲートアレイ２が出力する表示情報に応じて表示器
３に対して表示信号を供給する表示信号発生回路４と、
本発明の特徴を成し、表示信号発生回路４を駆動するた
めの表示クロックＤＣＬＫを分周する分周回路５と、分
周回路５の出力信号に応じてブザーを駆動するブザー駆
動回路６と、圧電ブザー７とにより主に構成されてい
る。

【００１２】ＣＰＵ１には、水晶発振子とコンデンサと
から成る発振回路８によりシステムクロックが供給さ
れ、該システムクロックはクロック線９を介してゲート
アレイ２に供給される。更に、ＣＰＵ１は、読み出し制
御用ストローブ信号ＲＤ、書き込み制御用ストローブ信
号ＷＲ、割り込み制御用信号ＩＮＴ、リセット信号Ｒ
Ｓ、及び入出力／メモリ切り替え信号ＩＯ／Ｍ等を送信
する制御信号線１０と、アドレスバス１１と、データバ
ス１２とを介してゲートアレイ２に接続されている。

【００１３】ゲートアレイ２は、キー信号出力線１４お
よびキー信号入力線１５を介してキーマトリックス１３
と接続され、キーマトリックス１３内のどのキーが押さ
れたか判別され、キー入力に応じたキー処理がなされ
る。また、ゲートアレイ２は、アドレスバス１６及びデ
ータバス１７を介して表示信号発生回路４、ＲＯＭ１
８、ＲＡＭ１９、及び計時回路２０に接続され、チップ
選択信号等を送信する制御線２１〜２４を介して各チッ
プが選択され、アドレスバス１６により指定されたアド
レスのデータがデータバス１７を介して読み書きされ
る。

【００１４】表示信号発生回路４には、発振回路２５に
より表示クロックＤＣＬＫが供給され、該表示クロック
ＤＣＬＫはクロック線２６を介して分周回路５に供給さ
れる。更に、表示信号発生回路４は、ゲートアレイ２に
よりデータバス１６およびアドレスバス１７を介して書
き込まれた表示情報を表示器３が表示可能な表示信号、
即ち、コモンデータおよびセグメントデータに変換し、
それぞれコモンデータ線２７及びセグメントデータ線２
８を介して表示器３に出力する。

【００１５】分周回路５は、制御線２９を介してゲート
アレイ２からブザー音の出力／停止制御のための制御信
号が供給され、ブザー音の出力要求に対し、分周された
クロックが信号線３０を介してブザー駆動回路６に供給
され、圧電ブザーによりブザー音が発せられる。

【００１６】計時回路２０は、ＣＰＵ１と独立し、発振
回路３１により供給される信号（例えば、発振周波数は
３２，７６８Ｈｚである）に基づいて時間を計時し、所
定の設定時間にアラーム信号を発生する。

【００１７】図２は、分周回路５の構成を示す回路図で
ある。

【００１８】分周回路５は、表示信号発生回路４から供
給される表示クロックＤＣＬＫを３分周するための３進
アップカウンタを構成するＪ・Ｋフリップフロップ３
２、３３と、該３分周されたクロックを２分周するＤフ
リップフロップ３４、３５と、信号線３０を介して出力
されるブザー駆動信号の出力／停止を制御するオン／オ
フ信号を増幅するバッファ回路３６とにより構成され
る。

【００１９】図３は、オン／オフ信号、チップ選択信
号、ＤＣＬＫ信号、Ｊ・Ｋフリップフロップ３３のＱ端
子出力信号、Ｄフリップフロップ３４のＱ端子出力信
号、ブザー駆動信号、及びブザー駆動回路６の出力信号
であるブザー信号のタイミングを示すタイミングチャー
トである。

【００２０】以下、本実施例の動作について、図１〜３
を参照して説明する。

【００２１】図１において、計時回路２０により発生さ
れたアラーム信号が制御線２３を介してゲートアレイ２
に入力されると、ＣＰＵ１は、ＲＯＭ１８に格納された
プログラムに従い、アドレスバス１１と制御線１２を介
してアドレスと各種制御情報をゲートアレイ２に出力
し、一方ゲートアレイ２は内部のデコード回路で該情報
をデコードし、データバス１２に出力されたオン／オフ
信号に基づいて制御線２８上の信号を図３のタイミング
ｂで“Ｈ”レベル（オン状態）にすると共に、表示制御
線２１を介して表示ＣＥ信号をタイミングａで“Ｈ”レ
ベルにし表示信号発生回路４を起動させ、表示クロック
ＤＣＬＫを出力させる（すでに何らかの表示が行われて
いる場合は、すでに制御線２１上の信号は“Ｈ”レベル
であるため省略される）。表示信号発生回路４の表示ク
ロックＤＣＬＫはコンデンサと抵抗とから成る発振器に
よって発生し、固定抵抗が内蔵されているため外付けコ
ンデンサ２５の容量によってその周波数が変化するが、
約３０ＫＨｚになるように調整されている。また、ゲー
トアレイ２はこのブザー音に連動したメッセージデータ
をデータバス１７を介して表示信号発生回路４に転送
し、表示信号発生回路４はコモンデータ線２７・セグメ
ントデータ線２８を介して表示器３にメッセージを表示
させる。表示信号発生回路４とゲートアレイ２とは独立
しているため、ＣＰＵ１は、一旦、表示データを表示信
号発生回路４に送信すれば、表示信号発生回路４が独立
して表示動作を行うため、ＣＰＵ１は別の処理を行うこ
とができる。

【００２２】オン／オフ信号はバッファ回路３６を介し
て各フリップフロップ３２〜３５のＰＲ端子に供給さ
れ、ＰＲ端子が“Ｈ”レベルになるとＪ・Ｋフリップフ
ロップ３２，３３は、ＣＬＫ端子に供給される表示クロ
ックＤＣＬＫをサンプリングし、図３（ｄ）に示される
ように２段目のＪ・Ｋフリップフロップ３３のＱ出力端
子からタイミングｃからｇのように表示クロックＤＣＬ
Ｋの３クロックごとに１クロック分の“Ｈ”レベル信号
を出力する。該出力は、表示クロックＤＣＬＫが３分周
された出力であるのでこの時点で約１０ＫＨｚの信号と
なっている。図８（ｄ）の出力波形は１段目のＤフリッ
プフロップ３４のＣＬＫ端子に入力され、ＣＬＫ端子へ
の１回目の信号の立上がり（タイミングｃ）でＱ出力端
子が“Ｌ”レベルに、２回目の立上がり（タイミング
ｅ）でＱ出力端子が“Ｈ”レベルになるような図８
（ｅ）に示される波形が出力される。即ち、該出力は、
図８（ｄ）の出力が２分周された出力なのでこの時点で
約５ＫＨｚの信号となっている。更に、図８（ｅ）の出
力波形は２段目のＤフリップフロップ３５のＣＬＫ端子
に入力され、ＣＬＫ端子が１回目の立下がり（タイミン
グｃ）でＱ出力端子が“Ｈ”レベルに、２回目の立下が
り（タイミングｅ）でＱ出力端子が“Ｌ”レベルになる
ような図３（ｆ）に示されるブザー駆動信号（５ＫＨｚ
を２分周している為、約２．５ＫＨｚ）が出力される。
斯くして、ブザー駆動信号が分周回路５から出力され、
信号線３０を介してブザー駆動回路６に入力され、図３
（ｇ）に示されるブザー信号が圧電ブザー７に与えら
れ、ブザー音が出力される。

【００２３】なお、ブザー音の長さはオン／オフ信号を
オンしている時間により調整される。所定の処理が終了
し、ＣＰＵ１がタイミングｇでオン／オフ信号を“Ｌ”
レベル（オフ状態）にすると、フリップフロップ３２〜
３５がすべて停止状態になるため図３（ｄ），（ｅ），
（ｆ），（ｇ）の信号波形は、すべて“Ｈ”又は“Ｌ”
レベルに固定される。本実施例で使用する圧電ブザー７
は交流波形が与えられた場合にのみブザー音を出力する
タイプのものであるため、ブザー駆動信号が“Ｈ”又は
“Ｌ”のどちらかのレベルに固定されている場合にはブ
ザー音を発生しない。

【００２４】以上のようにして、ＣＰＵ１に供給される
システムクロックのような高い周波数を用いることな
く、比較的低い周波数の表示クロックＤＣＬＫを分周回
路７により分周することによってブザー音を発生するこ
とができる。

【００２５】図４は、本発明に係る電子機器の第２実施
例の概略構成を示すブロック図である。

【００２６】本実施例は、上述した第１実施例に対し
て、分周回路５をゲートアレイ２の中へ組み込んだ点の
みが異なるので、図４において、図１と対応する要素に
は同一符号を付し、その説明は省略する。

【００２７】本実施例に係る電子機器は、ゲートアレイ
２に分周回路５が組み込まれ、図１と同様に、該分周回
路には表示信号発生回路４からクロック線２６を介して
表示クロックが供給され、分周された表示クロックは信
号線３０を介してブザー駆動回路６に出力されるように
構成されている。

【００２８】その他の構成及び動作は上述した第１実施
例と同様である。

【００２９】図５は、本発明に係る電子機器の第３実施
例を構成するブザー音発生回路の回路構成図である。

【００３０】上述した図２のブザー音発生回路では、表
示クロックＤＣＬＫを、まず、Ｊ・Ｋフリップフロップ
３２、３３により構成される３進アップカウンターで３
分周し、次に、Ｄフリップフロップ３４、３５により２
分周を２回行い、最終的に１２分周する構成であった
が、本実施例のブザー音発生回路は、まず、６分周行
い、次に、２分周し、最終的に１２分周する点が異なっ
ている。

【００３１】図５において、表示クロックＤＣＬＫは、
クロック線２６を介してＪ・Ｋフリップフロップ３２、
３３、５１のＣＬＫ端子に供給され、２つの２入力ＡＮ
Ｄゲート５２、５３を用いることにより、Ｊ・Ｋフリッ
プフロップ５１のＱ出力端子から６分周された表示クロ
ックが出力される。更に、該出力はＤフリップフロップ
３５のＣＬＫ端子に入力され、そのＱ出力端子から１２
分周された表示クロックが出力され、信号線３０を介し
て、ブザー駆動信号として出力される。

【００３２】また、表示クロックを１２分周して出力す
るブザー音発生回路は、Ｊ・Ｋフリップフロップのみで
構成することも可能で、図６は、そのブザー音発生回路
の第４実施例の回路構成図である。

【００３３】図６において、表示クロックＤＣＬＫは、
Ｊ・Ｋフリップフロップ３２、３３、５１、６１のすべ
てのＣＬＫ端子に入力され、２つの２入力ＡＮＤゲート
５２、５３を用いることによりＪ・Ｋフリップフロップ
６１のＱ出力端子から１２分周された表示クロックが出
力され、信号線３０を介して、ブザー駆動信号として出
力される。

【００３４】一方、表示クロックを１２分周して出力す
るブザー音発生回路は、Ｄフリップフロップのみで構成
することも可能で、図７は、そのブザー音発生回路の第
５実施例の回路構成図である。

【００３５】図７において、表示クロックＤＣＬＫは、
Ｄフリップフロップ７１、７２、７３のＣＬＫ端子に入
力され、３つの２入力ＮＡＮＤゲート７５〜７７を用い
ることにより、Ｄフリップフロップ７３のＱ出力端子か
ら６分周された表示クロックが出力され、該出力をＤフ
リップフロップ７４のＣＬＫ端子に入力することにより
Ｄフリップフロップ７４のＱ出力端子から１２分周され
た表示クロックが出力され、ブザー駆動信号となる。

【００３６】以上のようにして、各種のフリップフロッ
プを組み合わせることによってブザー音発生回路を構成
することができ、回路設計の自由度が増加する。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
システムクロックを発生するシステムクロック発生手段
と、表示信号を発生する表示信号発生手段と、前記シス
テムクロックよりも低い周波数を有し前記表示信号発生
手段を駆動する表示クロックを発生する表示クロック発
生手段とを備えた電子機器において、前記表示クロック
発生手段により発生された表示クロックを分周し、ブザ
ー音を発生するブザー音発生手段を有するので、分周回
路を簡略化し、低消費電力化が可能となる効果がある。

【図面の簡単な説明】

【図１】本発明に係る電子機器の第１実施例の概略構成
を示すブロック図である。

【図２】第１実施例に係る分周回路の構成を示す回路図
である。

【図３】第１実施例に係る分周回路を流れる信号のタイ
ミングを示すタイミングチャートである。

【図４】本発明に係る電子機器の第２実施例の概略構成
を示すブロック図である。

【図５】本発明に係る電子機器の第３実施例を構成する
ブザー音発生回路の回路構成図である。

【図６】ブザー音発生回路の第４実施例の回路構成図で
ある。

【図７】ブザー音発生回路の第５実施例の回路構成図で
ある。

【図８】ブザー音発生装置を備えた従来の電子機器の一
例の概略構成を示すブロック図である。

【図９】図８のブザー音発生装置を構成する分周回路の
回路構成図である。

【符号の説明】

１ ＣＰＵ（システムクロック発生手段） ４ 表示信号発生回路（表示信号発生手段、表示クロッ
ク発生手段） ５ ブザー音発生回路（ブザー音発生手段）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 システムクロックを発生するシステムク
   ロック発生手段と、表示信号を発生する表示信号発生手
   段と、前記システムクロックよりも低い周波数を有し前
   記表示信号発生手段を駆動する表示クロックを発生する
   表示クロック発生手段とを備えた電子機器において、 前記表示クロック発生手段により発生された表示クロッ
   クを分周し、ブザー音を発生するブザー音発生手段を有
   することを特徴とする電子機器。