JPS58129618A - マイコン装置 - Google Patents
マイコン装置Info
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- JPS58129618A JPS58129618A JP57013920A JP1392082A JPS58129618A JP S58129618 A JPS58129618 A JP S58129618A JP 57013920 A JP57013920 A JP 57013920A JP 1392082 A JP1392082 A JP 1392082A JP S58129618 A JPS58129618 A JP S58129618A
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- Japan
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- circuit
- processing unit
- central processing
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はそれぞれアクセス時間の異なるメモリーや周辺
機器を備えたマイコン装置に係り、簡単な構成で消費電
力の低減を図りながら、最も効率のよいスピードで動作
させることのできる優れたマイコン装置を提供すること
を目的とするものである。
機器を備えたマイコン装置に係り、簡単な構成で消費電
力の低減を図りながら、最も効率のよいスピードで動作
させることのできる優れたマイコン装置を提供すること
を目的とするものである。
一般にアクセス時間の異なるメモリーや周辺機器を備え
たマイコン装置では、上記メモリーや周辺機器の正確な
動作を期すため、上記アクセス時間を遅い方に合わせる
必要がある。そのため、この種のものでは全体としてそ
の動作に要する時間を多く必要とし余り好ましいもので
はなかったつ本発明は以上のような従来の欠点を除去す
るものであり、各々のメモリーや周辺機器に合わせて、
常に最適のアクセス時間を設定し、全体として高速処理
可能な優れたマイコン装置を提供するものである゛。
たマイコン装置では、上記メモリーや周辺機器の正確な
動作を期すため、上記アクセス時間を遅い方に合わせる
必要がある。そのため、この種のものでは全体としてそ
の動作に要する時間を多く必要とし余り好ましいもので
はなかったつ本発明は以上のような従来の欠点を除去す
るものであり、各々のメモリーや周辺機器に合わせて、
常に最適のアクセス時間を設定し、全体として高速処理
可能な優れたマイコン装置を提供するものである゛。
以下、本発明のマイコン装置について一実施例の図面と
ともに説明する。第１図は本発明のマイコン装置におけ
る一実施例のプロソクダイヤグラムであり、図中、１は
中央処理装置（以下ＣＰＵという）、２はアドレスデコ
ード／チップセレクト信号発生回路、３はメモリー、４
はクロックパルス発生回路を示している。
ともに説明する。第１図は本発明のマイコン装置におけ
る一実施例のプロソクダイヤグラムであり、図中、１は
中央処理装置（以下ＣＰＵという）、２はアドレスデコ
ード／チップセレクト信号発生回路、３はメモリー、４
はクロックパルス発生回路を示している。
尚、勿論、キーボード、表示器、周辺機器等を備えてい
るが第１図では図面を簡略化するため、また、これらは
公知であるため省略している。
るが第１図では図面を簡略化するため、また、これらは
公知であるため省略している。
上記実施例において、ＣＰＵ１はクロックパルス発生回
路４からのクロックパルスφ。を受けて動作する。ＣＰ
Ｕ１のアドレスラインＡＤＤはアドレスデコード／チッ
プセレクト信号発生回路２０入力端に接続され、アドレ
スデコード／チップセレクト信号発生回路は上記アドレ
スラインＡＤＤからのアドレス信号を受けてメモリー３
、周辺機器、クロックパルス発生回路４等の指定を行な
うチップセレクト信号を発生する。メモリー３はアドレ
スデコード／チップセレクト信号発生回路２からのチッ
プセレクト信号と上記ＣＰＵ１のアドレスラインＡＤＤ
からのアドレス信号（この実施例では下位のアドレス信
号）を人、力とし、ＣＰＵ１りとりを行なう。そして、
このメモリー３には特定アドレス３−１に予めこのメモ
リー３のアクセス時間情報たとえば高速であればＱ、低
速であれば１のデータが１ビツトデータで書き込まれて
いる。
路４からのクロックパルスφ。を受けて動作する。ＣＰ
Ｕ１のアドレスラインＡＤＤはアドレスデコード／チッ
プセレクト信号発生回路２０入力端に接続され、アドレ
スデコード／チップセレクト信号発生回路は上記アドレ
スラインＡＤＤからのアドレス信号を受けてメモリー３
、周辺機器、クロックパルス発生回路４等の指定を行な
うチップセレクト信号を発生する。メモリー３はアドレ
スデコード／チップセレクト信号発生回路２からのチッ
プセレクト信号と上記ＣＰＵ１のアドレスラインＡＤＤ
からのアドレス信号（この実施例では下位のアドレス信
号）を人、力とし、ＣＰＵ１りとりを行なう。そして、
このメモリー３には特定アドレス３−１に予めこのメモ
リー３のアクセス時間情報たとえば高速であればＱ、低
速であれば１のデータが１ビツトデータで書き込まれて
いる。
ＣＰＵ１がこの特定アドレスを出力すると、アドレスデ
コード／チップセレクト信号発生回路２が上記特定アド
レスの上位桁アドレスをデコードし、メモリー３を指定
するためのチップセレクト信号Ｃ８Ｍを出力する。した
がってメモリー３はこのセレクト信号Ｃ８Ｍと上記特定
アドレスの下位桁アドレスを受けてデータラインＤＡＴ
Ａに上記特定アドレスのデータ３−１を出力する。そし
て、ＣＰＵ１がこのデータを読みとる。
コード／チップセレクト信号発生回路２が上記特定アド
レスの上位桁アドレスをデコードし、メモリー３を指定
するためのチップセレクト信号Ｃ８Ｍを出力する。した
がってメモリー３はこのセレクト信号Ｃ８Ｍと上記特定
アドレスの下位桁アドレスを受けてデータラインＤＡＴ
Ａに上記特定アドレスのデータ３−１を出力する。そし
て、ＣＰＵ１がこのデータを読みとる。
クロックパルス発生回路４はパルス発生回路４−１、ゲ
ート回路４−２、同期遅延回路４−３．４−４、メモリ
ー回路４−６によって構成されている。
ート回路４−２、同期遅延回路４−３．４−４、メモリ
ー回路４−６によって構成されている。
パルス発生回路４−１は発振周波数４ｆｏの水晶発振回
路４−１１と、その発振出力を具に分周する分周器４−
１２で構成されており、その出力（周波数ｆ０）はゲー
ト回路４−２及び同期遅延回路４−３．４−４に印加さ
れる。
路４−１１と、その発振出力を具に分周する分周器４−
１２で構成されており、その出力（周波数ｆ０）はゲー
ト回路４−２及び同期遅延回路４−３．４−４に印加さ
れる。
ゲート回路４−２は、パルス発振回路４−１の出力を一
方の入力とする２人力ＯＲ回路４−２１と、このＯＲゲ
ー）４−２１の出力を一方の入力とし、ＣＰＵ１にクロ
ックパルスφ。を与える２人力ＡＮＤゲー）４−２２及
び、このＡＮＤゲー）４−２２の出力φ。を一方の入力
とし、その出力をＯＲゲー）４−２１の他の入力端に印
加する入力ＡＮＤゲー）４−２３によって構成されてい
る。ＡＮＤゲート４−２２の他方の入力端には、同期遅
延回路４−４の出力が印加される。ＡＮＤゲー）４−２
３の他の入力端にはそれぞれアドレスデコード／チップ
セレクト信号発生回路２の出力端およびメモリー４−６
の出力端が接続されており、その出力端は同期遅延回路
４−３に接続されている。
方の入力とする２人力ＯＲ回路４−２１と、このＯＲゲ
ー）４−２１の出力を一方の入力とし、ＣＰＵ１にクロ
ックパルスφ。を与える２人力ＡＮＤゲー）４−２２及
び、このＡＮＤゲー）４−２２の出力φ。を一方の入力
とし、その出力をＯＲゲー）４−２１の他の入力端に印
加する入力ＡＮＤゲー）４−２３によって構成されてい
る。ＡＮＤゲート４−２２の他方の入力端には、同期遅
延回路４−４の出力が印加される。ＡＮＤゲー）４−２
３の他の入力端にはそれぞれアドレスデコード／チップ
セレクト信号発生回路２の出力端およびメモリー４−６
の出力端が接続されており、その出力端は同期遅延回路
４−３に接続されている。
同期遅延回路４−３は、ゲート回路４−２内のＡＮＤゲ
ート４−２３の出力をインバーター４−３１を介してリ
セット入力とし、パルス発生回路４−１の出力ｆ０を、
クロック入力とする３段の２進カウンター４−３２と、
このカウンターの各段の出力Ａ２、Ｂ、Ｃを入力とし、
同期遅延回路４−４へ出力する３人力ＮＡＮＤ回路より
成り、ゲート回路４−２からの出力をパルス発生回路４
−１からの出力パルスｆ０と同期して遅延させる。
ート４−２３の出力をインバーター４−３１を介してリ
セット入力とし、パルス発生回路４−１の出力ｆ０を、
クロック入力とする３段の２進カウンター４−３２と、
このカウンターの各段の出力Ａ２、Ｂ、Ｃを入力とし、
同期遅延回路４−４へ出力する３人力ＮＡＮＤ回路より
成り、ゲート回路４−２からの出力をパルス発生回路４
−１からの出力パルスｆ０と同期して遅延させる。
同期遅延回路４−４はパルス発生回路４−１からの出力
パルスｆ０をインバーター４−４１を介して、ストロー
ブ入力とし、同期遅延回路４−３の出力を、２人力ＡＮ
Ｄゲートを介して、Ｄ入力とするＤ型フリップフロップ
回路４−４２によって構成されている。このフリップフ
ロップ回路４−４２の出力は、ゲート回路４−２内のＡ
ＮＤゲート４−２２に印加される、ＡＮＤゲート ４−
４３の他方の入力端はメモリー回路４−６の出力端に接
続されている。
パルスｆ０をインバーター４−４１を介して、ストロー
ブ入力とし、同期遅延回路４−３の出力を、２人力ＡＮ
Ｄゲートを介して、Ｄ入力とするＤ型フリップフロップ
回路４−４２によって構成されている。このフリップフ
ロップ回路４−４２の出力は、ゲート回路４−２内のＡ
ＮＤゲート４−２２に印加される、ＡＮＤゲート ４−
４３の他方の入力端はメモリー回路４−６の出力端に接
続されている。
同期遅延回路４−４は、同期遅延回路４−３又はメモリ
ー回路４−６の出力をそれぞれパルス発子回路４−１か
らの出力パルスｆ０に同期して遅延させる働きをする。
ー回路４−６の出力をそれぞれパルス発子回路４−１か
らの出力パルスｆ０に同期して遅延させる働きをする。
メモリー回路４−６はアドレスデコード／チップセレク
ト信号発生回路２からのセレクト信号Ｃ５Ｌで、データ
ーバスＤ。、Ｄｌ 上のデーターが書込まれる２ビツト
のメモリー４−５１．４−５２よりなる。メモリー４−
６１の出力端はゲート回路４−２内のＡＮＤゲート４−
２３の入力端に接続され、クロックパルスφ。の高速／
低速を記憶する。メモＩＪ−４−６２の出力端は、同期
遅延回路４−４内のアントゲ−）４−４３の入力端に接
続され、クロックパルスφ。の０Ｎ１０ＦＦを記憶する
、 次に、上記実施例の動作について順を追って説明する。
ト信号発生回路２からのセレクト信号Ｃ５Ｌで、データ
ーバスＤ。、Ｄｌ 上のデーターが書込まれる２ビツト
のメモリー４−５１．４−５２よりなる。メモリー４−
６１の出力端はゲート回路４−２内のＡＮＤゲート４−
２３の入力端に接続され、クロックパルスφ。の高速／
低速を記憶する。メモＩＪ−４−６２の出力端は、同期
遅延回路４−４内のアントゲ−）４−４３の入力端に接
続され、クロックパルスφ。の０Ｎ１０ＦＦを記憶する
、 次に、上記実施例の動作について順を追って説明する。
（１） クロックパルスの０Ｎ１０ＦＦ動作、メ％ｌ
ｊ −４−３２４Ｃ１ＣＰＵ１がｒｏＪ値を書込むと、
ＡＮＤゲート４−４３の入力は「０」とが読みとるため
、この出力Ｑはｒ ｏＪｒζなる。従って、この出力Ｑ
を入力とするＡＮＤゲート４−２２の出力φ。はローレ
ベルのままに保持される。
ｊ −４−３２４Ｃ１ＣＰＵ１がｒｏＪ値を書込むと、
ＡＮＤゲート４−４３の入力は「０」とが読みとるため
、この出力Ｑはｒ ｏＪｒζなる。従って、この出力Ｑ
を入力とするＡＮＤゲート４−２２の出力φ。はローレ
ベルのままに保持される。
即ち、クロックパルス発生回路４の出力は完全にＯＦＦ
される。
される。
メモリー４−６２にＣＰＵ１が「１」値を書込むとＡＮ
Ｄゲート４−４３の一方の入力が「１コとなり、同期遅
延回路４−３の出力が７リツプフロツプ回路４−４２の
Ｄ入力に現われる。これが今「１」とすれば、７リツプ
フロノプ回路４−４の出力は「１」となり、ＡＮＤゲー
ト４−２２を導通させ、クロックパルスφ。が現われる
。
Ｄゲート４−４３の一方の入力が「１コとなり、同期遅
延回路４−３の出力が７リツプフロツプ回路４−４２の
Ｄ入力に現われる。これが今「１」とすれば、７リツプ
フロノプ回路４−４の出力は「１」となり、ＡＮＤゲー
ト４−２２を導通させ、クロックパルスφ。が現われる
。
（２）クロックパルスのファースト動作メモリー３等に
記憶された各々のアクセス時間を示すデータにもとづい
て、ＣＰＵ１がメモリー４−６１に「ｏ」値を書込むか
、又はアドレスデコード／チップセレクト信号発生回路
２からＡＮＤゲー）４−２３へ与えるセレクト信号ＣＥ
がローレベル即ちセレクトされていない場合には、ＡＮ
Ｄゲー）４−２３の出力Ｒは常時ローレベルである。し
たかってこの出方か印加されているＯＲゲート４−２１
の出方側には、パルス発生回路４−１からの出力パルス
ｆ。がそのまま現われ、ＡＮＤゲート４−２２に入力さ
れる。ＡＮＤゲート４−２２の他方の入力がハイレベル
ｆなゎチ「１」ならば、これがそのままクロックパルス
φ。として出力し、ＣＰＵ１へ印加される。即ち、ゲー
ト回路４−２は、クロックパルス発生回路４−１からの
出力ｆ。をそのままクロックパルスφ。トじて出力し、
いわゆるファースト動作を行なうことになる。
記憶された各々のアクセス時間を示すデータにもとづい
て、ＣＰＵ１がメモリー４−６１に「ｏ」値を書込むか
、又はアドレスデコード／チップセレクト信号発生回路
２からＡＮＤゲー）４−２３へ与えるセレクト信号ＣＥ
がローレベル即ちセレクトされていない場合には、ＡＮ
Ｄゲー）４−２３の出力Ｒは常時ローレベルである。し
たかってこの出方か印加されているＯＲゲート４−２１
の出方側には、パルス発生回路４−１からの出力パルス
ｆ。がそのまま現われ、ＡＮＤゲート４−２２に入力さ
れる。ＡＮＤゲート４−２２の他方の入力がハイレベル
ｆなゎチ「１」ならば、これがそのままクロックパルス
φ。として出力し、ＣＰＵ１へ印加される。即ち、ゲー
ト回路４−２は、クロックパルス発生回路４−１からの
出力ｆ。をそのままクロックパルスφ。トじて出力し、
いわゆるファースト動作を行なうことになる。
同期遅延回路４−３をみると、ゲート４−２３の出力Ｒ
（ローレベル）はインバーター４〜３１を介してカウン
ター４−３２をリセット状態にし、カウント動作を停止
させている。カウンター４−３２の出力Ａ、Ｂ、Ｃは全
て「ｏ」なので、これらを入力とするＮＡＮＤゲー）４
−３３の出力はハイレベルである。クロックパルス０Ｎ
−ＯＦＦ動作の項で示した条件がここで達成される。
（ローレベル）はインバーター４〜３１を介してカウン
ター４−３２をリセット状態にし、カウント動作を停止
させている。カウンター４−３２の出力Ａ、Ｂ、Ｃは全
て「ｏ」なので、これらを入力とするＮＡＮＤゲー）４
−３３の出力はハイレベルである。クロックパルス０Ｎ
−ＯＦＦ動作の項で示した条件がここで達成される。
（３） クロックパルスのスロー動作、メモリー３等
の特定アドレスに記憶された各々のアクセス時間を示す
データにもとづいてメモリー４−５１にＣＰＵ１が「１
」値を書き込み、更にアドレスデコード／チップセレク
ト信号発生回路２からのセレクト信号がローレベルから
ハイレベルになり、これがＡＮＤゲート４−２３に印ｂ
Ｏされるとクロックパルスφ。周期が著しく長くなりス
ロー動作を行なう。
の特定アドレスに記憶された各々のアクセス時間を示す
データにもとづいてメモリー４−５１にＣＰＵ１が「１
」値を書き込み、更にアドレスデコード／チップセレク
ト信号発生回路２からのセレクト信号がローレベルから
ハイレベルになり、これがＡＮＤゲート４−２３に印ｂ
Ｏされるとクロックパルスφ。周期が著しく長くなりス
ロー動作を行なう。
第２図はこのときのタイミングチャートを示している。
第２図において（５）はパルス発生回路４−１からの出
力パルスｆＯ９（Ｂ）はクロックパルスφ。。
力パルスｆＯ９（Ｂ）はクロックパルスφ。。
（ｑはＣＰＵ１が発生するアドレス、ｐ）はアドレスデ
コード／チップセレクト信号発生回路２からのチップセ
レクト信号ＣＥ、（Ｅ）（１″）（へ）はカウンター４
−３２の出力Ａ、Ｂ、Ｃ，代はＮＡＮＤゲート４−３３
の出力、（Ｉ）はフリップフロッグ回路４−４２の出力
、（１）はＡＮＤゲート４−２３の出力Ｒ１（イ）はＣ
ＰＵ１のデータバス上のデータをそれぞれ示している。
コード／チップセレクト信号発生回路２からのチップセ
レクト信号ＣＥ、（Ｅ）（１″）（へ）はカウンター４
−３２の出力Ａ、Ｂ、Ｃ，代はＮＡＮＤゲート４−３３
の出力、（Ｉ）はフリップフロッグ回路４−４２の出力
、（１）はＡＮＤゲート４−２３の出力Ｒ１（イ）はＣ
ＰＵ１のデータバス上のデータをそれぞれ示している。
第２図、にお゛いて今、高速動作している状態で、メモ
リー４−６１に低速データ「１」を書き込み、低速でメ
モリー３をアクセスする動作について説明する。アドレ
スデコード／チップセレクト信号発生回路２からのセレ
クト信号ＣＥが第２図ρに示すように時間Ｔ１ におい
てｒＯＪから「１」に変化したとする。セレクト信号Ｃ
Ｅが「６」から１１」に変化するとＡＮＤゲート４−２
３の出力Ｒが第２図（１）に示すようにｒＯＪから［１
ｊに変化し、この出力によってＯＲゲート４−２１の出
力がハイレベルになり第２図（Ｂ）に示すようにクロッ
クパルスφ。が−ゾレベルになる。そして、ＡＮＤゲー
ト４−２３の出力Ｒがインバータ４−３１を介してカウ
ンタ４−２３に印加されるためカウンタ４−２３はここ
でリセット解除されパルス発生回路４−１からの出力パ
ルスｆ。をカウントする。そのためカウンタ４−２３の
出力端Ａ、Ｂ。
リー４−６１に低速データ「１」を書き込み、低速でメ
モリー３をアクセスする動作について説明する。アドレ
スデコード／チップセレクト信号発生回路２からのセレ
クト信号ＣＥが第２図ρに示すように時間Ｔ１ におい
てｒＯＪから「１」に変化したとする。セレクト信号Ｃ
Ｅが「６」から１１」に変化するとＡＮＤゲート４−２
３の出力Ｒが第２図（１）に示すようにｒＯＪから［１
ｊに変化し、この出力によってＯＲゲート４−２１の出
力がハイレベルになり第２図（Ｂ）に示すようにクロッ
クパルスφ。が−ゾレベルになる。そして、ＡＮＤゲー
ト４−２３の出力Ｒがインバータ４−３１を介してカウ
ンタ４−２３に印加されるためカウンタ４−２３はここ
でリセット解除されパルス発生回路４−１からの出力パ
ルスｆ。をカウントする。そのためカウンタ４−２３の
出力端Ａ、Ｂ。
Ｃにはそれぞれ第２図（Ｅ）（Ｆ）（ｎで示すような出
力が現われる。そして時間Ｔ２になりカウンタ４−２３
リップンロップ４−４２を介してパルス発生回路４−１
からの出力ｆ。が「Ｏ」から「１」に変化する瞬間Ｔ３
にＡＮＤゲー）４−２２に伝えられる。したがって、こ
の瞬間Ｔ３にクロックパルス＜６０が「１」から「ｏ」
に変化する。クロックパルスφ。が「１」からｒｏＪに
変化するとＣＰＵ１の働きでセレクト信号ＣＥが「１」
から「ｏ」に変化し、ＡＮＤゲート４−２３の出力Ｒが
「１」から１０」に変化する。したがってこの状態でカ
ウンタ４−３２にリセットがかかシ、その出力Ａ。
力が現われる。そして時間Ｔ２になりカウンタ４−２３
リップンロップ４−４２を介してパルス発生回路４−１
からの出力ｆ。が「Ｏ」から「１」に変化する瞬間Ｔ３
にＡＮＤゲー）４−２２に伝えられる。したがって、こ
の瞬間Ｔ３にクロックパルス＜６０が「１」から「ｏ」
に変化する。クロックパルスφ。が「１」からｒｏＪに
変化するとＣＰＵ１の働きでセレクト信号ＣＥが「１」
から「ｏ」に変化し、ＡＮＤゲート４−２３の出力Ｒが
「１」から１０」に変化する。したがってこの状態でカ
ウンタ４−３２にリセットがかかシ、その出力Ａ。
Ｂ、Ｃが１０」にもどる。すなわち、時間Ｔ４のタイミ
ングでカウンタ４−３２にリセットがかかりその出力Ａ
、Ｂ、ＣがｒｏＪにもどる。そのため、ＮＡＮＤゲート
４−３３（７）出力ＥＮはｒｏＪから１１」に変化する
。そしそこの出力が時間Ｔ６においてフリツプフロツプ
回路４−４２で読みとられＡＮＤゲー・）４−２２に伝
えられる。時間Ｔ６においてはＯＲゲー）４−２１の一
方の入力ＲがｒＯＪであり、したがって、その出力端に
はパルス発生回路４−１からの出力ｆ。がそのまま現わ
れる。そしてその出力がＡＮＤゲート４−２２に印加さ
れるため、ＡＮＤゲー）４−２２の出力すなわちクロッ
クパルスφ。は第２図（Ｂ）に示すように以降パルス発
生回路４−１からの出力ｆ０と全く同一になる。すなわ
ち時間Ｔ１ からＴ６の間だけクロックパルスφの周期
が伸び、それ以降は再び元の周期に戻る。そしてこの場
合、クロックパルスφ。がハイレベルになる前縁の期間
Ｔ１〜Ｔ３は第１の同期遅延回路４−３内のカウンター
４−３２の段数で決まり、ローレベルになる後縁の期間
Ｔ３〜Ｔ６は第２の同期遅延回路４−４内のＤフリップ
フロン１回路４−４２の段数で決まるごとになる、した
がってこれの段数を任意に選ぶことによりクロックパル
スφ。の伸長中、及びその前縁、後縁のそれぞれの伸長
中を任意に設定することができる。
ングでカウンタ４−３２にリセットがかかりその出力Ａ
、Ｂ、ＣがｒｏＪにもどる。そのため、ＮＡＮＤゲート
４−３３（７）出力ＥＮはｒｏＪから１１」に変化する
。そしそこの出力が時間Ｔ６においてフリツプフロツプ
回路４−４２で読みとられＡＮＤゲー・）４−２２に伝
えられる。時間Ｔ６においてはＯＲゲー）４−２１の一
方の入力ＲがｒＯＪであり、したがって、その出力端に
はパルス発生回路４−１からの出力ｆ。がそのまま現わ
れる。そしてその出力がＡＮＤゲート４−２２に印加さ
れるため、ＡＮＤゲー）４−２２の出力すなわちクロッ
クパルスφ。は第２図（Ｂ）に示すように以降パルス発
生回路４−１からの出力ｆ０と全く同一になる。すなわ
ち時間Ｔ１ からＴ６の間だけクロックパルスφの周期
が伸び、それ以降は再び元の周期に戻る。そしてこの場
合、クロックパルスφ。がハイレベルになる前縁の期間
Ｔ１〜Ｔ３は第１の同期遅延回路４−３内のカウンター
４−３２の段数で決まり、ローレベルになる後縁の期間
Ｔ３〜Ｔ６は第２の同期遅延回路４−４内のＤフリップ
フロン１回路４−４２の段数で決まるごとになる、した
がってこれの段数を任意に選ぶことによりクロックパル
スφ。の伸長中、及びその前縁、後縁のそれぞれの伸長
中を任意に設定することができる。
以上実施例より明らかなように本発明のマイコン装置は
クロックパルス発生回路が中央処理装置゛） −指定によりそれぞれ周期の違うクロックパルス−を上
記中央処理装置に与えるように構成されており、したが
ってアクセス時間の異なるメモリーや周辺機器が滞在し
ていた場合でもこれらのメモリーや周辺機器に記憶され
た各々のアクセス時間を示すデータにもとづいて上記メ
モリーや周辺機器をそれぞれのアクセス時間でアクセス
することができ、全体として処理スピードの早いしかも
消費電力、コストの面できわめて有利なマイコン装置を
得ることができるという利点を有する。
クロックパルス発生回路が中央処理装置゛） −指定によりそれぞれ周期の違うクロックパルス−を上
記中央処理装置に与えるように構成されており、したが
ってアクセス時間の異なるメモリーや周辺機器が滞在し
ていた場合でもこれらのメモリーや周辺機器に記憶され
た各々のアクセス時間を示すデータにもとづいて上記メ
モリーや周辺機器をそれぞれのアクセス時間でアクセス
することができ、全体として処理スピードの早いしかも
消費電力、コストの面できわめて有利なマイコン装置を
得ることができるという利点を有する。
第１図は本発明のマイコン装置における一実施例のブロ
ックダイヤグラム、第２図は同装置の谷部の出力波形を
示す図である。 １・・・・・・中央処理装置、２・・・・・・アドレス
デコード／チップセレクト信号発生回路、３・・・・・
・メモリー、３−１・・・・・・％定７）”レス、４・
・川・クロックパルス発生回路、４−１・・川・パルス
発生回路、４−１１・・・・・・水晶発振回路、４−１
２・・・・・・分周回路、４−２・・・・・・ゲート回
路、４−２１・・・・・・ＯＲゲート、４−−２２，４
−２３・・・・・・アンドゲート、４−３・・曲・同期
遅延回路、４−３１・・・・・・インバータ、４−３２
・・・・・・カウンター、４−３３・・・・・・ＮＡＮ
Ｄゲート、４−４・・・・・・同期遅延回路、４−４１
・・・・・・インノ＜−タ、４−４２・・・・・・Ｄフ
リップフロラプ回路、４−５・・・・・・メモリー回路
、４−５１．４−５２・・・・・・メモリー。
ックダイヤグラム、第２図は同装置の谷部の出力波形を
示す図である。 １・・・・・・中央処理装置、２・・・・・・アドレス
デコード／チップセレクト信号発生回路、３・・・・・
・メモリー、３−１・・・・・・％定７）”レス、４・
・川・クロックパルス発生回路、４−１・・川・パルス
発生回路、４−１１・・・・・・水晶発振回路、４−１
２・・・・・・分周回路、４−２・・・・・・ゲート回
路、４−２１・・・・・・ＯＲゲート、４−−２２，４
−２３・・・・・・アンドゲート、４−３・・曲・同期
遅延回路、４−３１・・・・・・インバータ、４−３２
・・・・・・カウンター、４−３３・・・・・・ＮＡＮ
Ｄゲート、４−４・・・・・・同期遅延回路、４−４１
・・・・・・インノ＜−タ、４−４２・・・・・・Ｄフ
リップフロラプ回路、４−５・・・・・・メモリー回路
、４−５１．４−５２・・・・・・メモリー。
Claims (1)
- クロックパルス発生回路、中央処理装置、各種メモリー
、各種周辺機器を備え、上記メモリー及び上記周辺機器
にはそれぞれ各々のアクセス時間を示すデータが記憶さ
れ、上記クロックパルス発生回路はパルス発生回路、ゲ
ート回路、同期遅延回路、メモリー回路より成り、上記
中央処理装置の指定により周期の異なる複数のクロック
パルスを上記中央処理装置に与えるように構成され、上
記中央処理装置は上記メモリーや上記周辺機器に記憶さ
れたアクセス時間を示すデータを読み、上記クロックイ
（ルス発生回路を構成する上記メモリー回路に上記デー
タを設定し、その後、上記メモリーや周辺機器との間で
信号のやりとりを行なうように構成されていることを特
徴とするマイコン装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013920A JPS58129618A (ja) | 1982-01-29 | 1982-01-29 | マイコン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013920A JPS58129618A (ja) | 1982-01-29 | 1982-01-29 | マイコン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129618A true JPS58129618A (ja) | 1983-08-02 |
Family
ID=11846607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013920A Pending JPS58129618A (ja) | 1982-01-29 | 1982-01-29 | マイコン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129618A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165120A (ja) * | 1984-12-20 | 1986-07-25 | Fujitsu Ltd | クロツクパルス幅の動的制御方式 |
| JPH02181252A (ja) * | 1988-05-27 | 1990-07-16 | Seiko Epson Corp | 情報処理装置 |
-
1982
- 1982-01-29 JP JP57013920A patent/JPS58129618A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165120A (ja) * | 1984-12-20 | 1986-07-25 | Fujitsu Ltd | クロツクパルス幅の動的制御方式 |
| JPH02181252A (ja) * | 1988-05-27 | 1990-07-16 | Seiko Epson Corp | 情報処理装置 |
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