JPH06168980A - 半導体チップ実装方法および基板構造体 - Google Patents

半導体チップ実装方法および基板構造体

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JPH06168980A
JPH06168980A JP5180088A JP18008893A JPH06168980A JP H06168980 A JPH06168980 A JP H06168980A JP 5180088 A JP5180088 A JP 5180088A JP 18008893 A JP18008893 A JP 18008893A JP H06168980 A JPH06168980 A JP H06168980A
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semiconductor chip
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Abstract

(57)【要約】 【目的】 より改善された製作工程を有するフリップチ
ップ方式の高密度半導体チップ実装方法とその基板構造
体を提供する。 【構成】 チップパッドと対応する位置に貫通ホールが
形成されているフィルムタイプの絶縁性接着層８をチッ
プ６と基板１１との間に介在した状態で、前記チップ６
のパッドＰ、フィルムの貫通ホールおよび基板１１の貫
通孔が相互に一致するよう整列させてチップ６と基板１
１とを取付ける段階と、チップ６が取付けられた基板１
１上面とは反対側の後面から貫通孔の一方を塞いでいる
チップ６の金属パッドＰと貫通孔の内壁および基板１１
の後面を連続的に塗布するよう導電層１２を形成して、
チップ６のパッドＰと基板１１内部の導電配線網１０と
を相互連結する段階と、塗布導電層１２により形成され
た導電性凹部の内部を絶縁物質とで埋込む段階とで構成
される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体パッケージに関
するものであり、特に、改善されたフリップチップ方式
による高密度半導体パッケージ実装方法およびその基板
構造体に関するものである。
【０００２】
【従来の技術】ウェーハからダイ分離されたチップは、
外部導線に適切に連結され、より大きい回路やシステム
において使用するのに便利な方法でパッケージしなけれ
ばならない。通常、チップパッドとこれに連結されたリ
ードがあるリードフレームに、前記チップをチップパッ
ドに取付け、チップの金属パッドとリードとの間をワイ
ヤーボンディングして相互連結するようになる。
【０００３】しかし、最近の電気機器の開発動向は、高
機能化、大容量化、小型化および薄型化に代表される軽
薄単小化の傾向にあり、半導体ＩＣもこれに対応して、
多機能化、多ピン化、高速化、高信頼性化および表面実
装型に進んでいる。
【０００４】そのため、半導体パッケージもなお薄型パ
ッケージ化されており、直接ＩＣチップとリードフレー
ムとをボンディングできるようにする進歩した相互連結
技術でテープ自動ボンディング（Ｔａｐｅ Ａｕｔｏｍ
ａｔｅｄ Ｂｏｎｄｉｎｇ、以下“ＴＡＢ”という）技
術が一部行なわれており、さらに、導線をチップ上の各
パッドに個別的に接着するのにかかる時間を短縮するた
め、同時接着方式としてフリップチップのような方式が
開発された。特に、このフリップチップ方式は、高密度
パッケージ化を実現するのに長所があり、注目されてい
る技術である。
【０００５】フリップチップ方式においては、ハンダあ
るいは特殊金属合金のバンプを、ＩＣチップの表面上に
ほぼ８０μｍにまで位置するように各接触パッドに取付
ける。その後、チップを裏返しておき、前記突出部を基
板上の金属化されたパターンと適切に位置合わせた後、
この時点において超音波接着あるいはハンダ合金方法で
バンプを基板上の対応するコネクタに取付ける。この方
式はすべての連結が同時になされるという利点がある。
【０００６】図１は、従来のフリップチップ方式を説明
する工程断面図である。図１を参照すると、半導体ＩＣ
チップ１とバンプ２とが相互に接触しているが、これは
チップ上のパッド（示さない）にハンダを蒸着あるいは
電気めっき、ハンダ浸漬（ｓｏｌｄｅｒ ｄｉｐｐｉｎ
ｇ）などの方法を用いてほぼ球状バンプを形成すること
によりなる。チップを実装しようとする基板５との実装
においては、まず、チップのパッド位置と対応して基板
上にも配線パターン３を予め形成した後、前記バンプが
あるチップを図１に示すように裏返して基板上のパター
ン３と整列させる。その後熱処理をしてバンプであるハ
ンダを溶かしてチップパッドと基板パターンとの間をジ
ョイントする。その後、後続処理として半導体が外部環
境などに耐えかつ保護されるよう、チップと基板との間
にエポキシなどを入れて固め、再びチップ全体を保護樹
脂で密封する。
【０００７】図１において、基板は両面にパターン３，
３があり、この２つのパターンを貫通孔４に連結する多
層印刷回路基板を例にしている。
【０００８】
【発明が解決しようとする課題】しかしながら、一般
に、フリップチップ方式は多くの長所はあるが、チップ
上にハンダを載せてバンプを作る工程と、エポキシなど
を用いて密封する工程など、工程が煩雑で工程コストが
高いという問題がある。
【０００９】したがって、本発明の目的は、より改善さ
れた製作工程を有するフリップチップ方式の高密度半導
体チップ実装方法とその基板構造体を提供することにあ
る。
【００１０】
【課題を解決するための手段】この発明による半導体チ
ップ実装方法は、連結パッドが形成された半導体チップ
と、連結パッドと対応する位置に貫通孔がありこの貫通
孔に連結された導電配線網がある基板を相互連結する半
導体チップ実装方法であって、チップパッドと対応する
位置に貫通ホールが形成されているフィルムタイプの絶
縁性接着層をチップと基板との間に介在させた状態で、
チップのパッド、フィルムの貫通ホールおよび基板の貫
通孔が相互に一致するよう整列させてチップと基板とを
取付ける段階と、チップが取付けられた基板上面とは反
対側の後面から貫通孔の一方を塞いでいるチップの金属
パッドと貫通孔の内壁および基板の後面を連続的に塗布
するよう導電層を形成して、チップのパッドと基板内部
の導電配線網とを相互連結する段階と、塗布導電層によ
り形成された導電性凹部の内部を絶縁物質で埋込む段階
とを備えている。
【００１１】好ましくは、埋込まれた絶縁物質を硬化さ
せる段階をさらに含むとよい。また、好ましくは、絶縁
物質と導電層とを基板が露出されるまでポリシングして
除去する段階をさらに含むとよい。
【００１２】さらに、好ましくは、貫通孔がある基板
は、少なくとも２層以上の絶縁基板と、その間に導電配
線網がある多層印刷回路基板であるとよい。
【００１３】また、好ましくは、貫通孔がある基板は、
基板表面に貫通孔が連結された導電配線網がある基板で
あるとよい。
【００１４】さらに、好ましくは、導電層は、スパッタ
リング、電気めっきスクリーンおよび蒸着方法のうちか
ら選択された１つの方法により形成されるとよい。
【００１５】また、好ましくは、導電層は、Ａｕあるい
はＮｉのうちから選択された材料からなるとよい。
【００１６】さらに、好ましくは、貫通孔を埋込んでい
る絶縁物質は、エポキシあるいはポリイミドのうちから
選択された１つからなるとよい。
【００１７】この発明による半導体チップが結合された
基板構造体は、一表面に連結パッドを有する半導体チッ
プと、パッドと同じ位置に形成された貫通孔およびこの
貫通孔の周りに延長形成された導電性配線網とを含む基
板と、チップのパッドと基板との間に挿入されてチップ
と基板とを相互に接着するための接着層とを備え、この
接着層は基板に形成された貫通孔と対応する貫通ホール
を含み、基板の貫通内壁およびチップのパッド表面に形
成され、基板面上の導電配線網に半導体チップのパッド
を連結するための導電層と、導電層内に埋込まれた絶縁
層とをさらに備えている。
【００１８】好ましくは、貫通孔内の導電層は、Ａｕあ
るいはＮｉのうちから選択された１つからなるとよい。
【００１９】また、好ましくは、貫通孔を埋込んでいる
絶縁物質は、エポキシあるいはポリイミドのうちから選
択された１つであるとよい。
【００２０】さらに、好ましくは、基板は、少なくとも
２層以上の絶縁基板と、その間に導電配線網とを有する
多層印刷回路基板で構成されるとよい。
【００２１】また、好ましくは、基板は、半導体チップ
が実装される基板表面に導電配線網を設けた基板である
とよい。
【００２２】この発明による半導体チップと配線基板の
接続方法は、半導体チップと配線基板を絶縁性接着板に
より固着し、チップ上の金属パッドと配線基板の配線用
導電膜を電気的に接続する方法であって、チップと基板
を固着したときに接続すべきパッドの位置に対応する位
置関係を有する複数の貫通孔を基板に形成する第１工程
と、接着板を基板のチップ固着面に接合する第２工程
と、接着板に基板の貫通孔と同じ位置に貫通ホールを形
成する第３工程との３つの工程を任意の順序で組合わせ
たＡ工程と、基板上に接合された接着板上にチップのパ
ッド形成面を対向させて接合する第４工程と、以上の工
程により形成される基板貫通孔内壁と接着板貫通ホール
内壁と貫通ホール部に露出するパッド面に連続した導電
膜を形成する第５工程と、導電膜により形成される凹部
に充填材を充填する第６工程と、基板貫通孔の外側に突
出した充填材および不要導電膜を除去する第７工程とを
備えている。
【００２３】
【実施例】以下、本発明の好ましい実施例を添付図面に
基づいて詳細に説明する。
【００２４】図２ないし図７は、本発明の半導体チップ
実装方法を説明する組立工程図である。
【００２５】実装する前の半導体チップ６は、一側面に
図４に示すように、他の素子あるいは信号線と接続する
ための金属パッドＰと、絶縁およびパターン保護のため
のポリイミド層７が形成されている。
【００２６】一方、多層印刷回路基板１１は、図２のよ
うに、第１層の絶縁基板１１Ａと第２層の絶縁基板１１
Ｂあるいはそれ以上の層を含み、層と層との間には、図
３に示すようにパターニングされた導電性配線網１０が
形成される。この実施例は、２つの層の基板層とその間
に形成する配線網とを有する多層基板を例としている。
さらに、この多層基板は貫通孔９を含んでいて、この貫
通孔９を通じて相互に分離配置形成した層間導電パター
ンや回路素子が連結される。
【００２７】特に、図２において、配線網１０のパター
ンのうち、貫通孔９の周りのみを部分拡大した部分拡大
断面図を図３に示す。第１層の絶縁基板１１Ａと、この
基板に開けられている円形状の貫通孔９、そして貫通孔
９の周りおよび他の延長部分に形成する導電配線網１０
を形成していることを示している。多層印刷回路基板
は、周知の方式通りに予め設計されているので、導電配
線網を有し予め用意される。
【００２８】このように、チップ６と多層印刷回路基板
１１を用意した後、本発明の工程に伴い次のようにして
ボンディングされる。
【００２９】半導体チップ６のパッドＰと多層印刷回路
基板１１の貫通孔を、予め位置が相互対応して一致する
よう形成し、図２に示すように整列しながらチップ６と
多層印刷回路基板１１との間に接着層８としてＢ−ステ
ージフィルムを間に載置する。このフィルムはやや硬い
状態のシートであり、チップのパッドＰと対応する位置
でその大きさ通りホールＨが開けられているものであっ
て、あたかもマスクのようなものである。フィルムタイ
プの接着層８を媒介にして、多層印刷回路基板１１とチ
ップ６とがお互いに堅固に取付けられる。このとき、注
意するところは、パッドＰの周りに接着剤が付着しない
ようフィルム接着剤を加工することである。したがっ
て、図４に示すように結合するので、貫通孔９の底面は
チップのパッドＰ表面になる。
【００３０】その後、貫通孔９の開口部より挿入塗布し
た導電層により、パッドＰと層間配線網１０が、互いに
電気的に連結される。図５は連結状態を示し、図４とは
上下反対になっている。
【００３１】図４において、基板の後面１１Ｃと貫通孔
の内壁および貫通孔の底になる金属パッドＰ上に形成す
る導電層１２は、図５に示すように、たとえばスパッタ
リングやスクリーン法、電気めっきないし蒸着などの方
法を用いてＡｕやＮｉなどの導電物質を塗布することに
より形成する。したがって、多層印刷回路基板１１の層
間に挿入形成されている導電配線網１０およびチップの
金属パッドＰは、導電層１２により連結される。
【００３２】次に、図６に示すように、エポキシやポリ
イミドなどの絶縁物質を用いて、基板後面の全面にわた
って貫通孔９に塗布された導電層の凹部を埋込むよう塗
布して、絶縁層１４を形成する。埋込まれた絶縁物質を
硬化して安定化した後に、研磨などの方法で基板後面の
表面が現れるよう貫通孔９以外の絶縁層１４および導電
層１２を除去する。
【００３３】したがって、図７に示すように、本発明に
従う改善されたフリップチップ方式のチップ実装結合体
を得られるものである。
【００３４】図２に示すような多層印刷回路基板１１の
代わりに、基板表面に導電性パターンがある場合、本発
明の工程を適用する他の実施例を以下に説明する。
【００３５】これは、チップを取付けるところに導電性
パターンが形成された場合であり、貫通孔９上部の絶縁
基板１１Ａ上に導電性パターンが図３の配線網１０のよ
うに形成されている。この場合、前記チップパッドＰに
対応する位置にホールＨを形成しているフィルムタイプ
の絶縁接着層８をチップ６と基板１１との間に介在し
て、チップのパッドＰ、フィルムのホールＨおよび基板
の貫通孔９をお互いに一致するように整列させてチップ
と基板とを取付ける。その後、チップを取付けた基板上
面の反対側の後面で、貫通孔９の一方を塞いでいるチッ
プの金属パッドＰと絶縁基板１１Ａの導電性パターン、
すなわち貫通孔９の周りの配線網１０と基板の後面を塗
布するよう、導電層１２を形成してチップのパッドＰの
基板の導電配線網を相互に連結させる。次いで、貫通孔
９を絶縁物質で埋込み、硬化した後基板後面の絶縁物質
および導電層１２を研磨して除去すると本発明が完成さ
れる。
【００３６】
【発明の効果】前記のように、従来にはフリップチップ
方式の一般的な短所であるバンプを溶かすためチップ上
に加熱および圧力を加えなければならないという問題が
あった。しかしながら、本発明においては、このような
工程を用いないので、このための工程装備が不要とな
る。そのため、コストが節減し、信頼性が向上するなど
の利点が生じる。
【００３７】さらに、簡単にチップを取付けられ導電層
の形成が容易に行なえるので、製作が容易であるという
長所を有する。また、薄型構造が可能であり、領域間の
連結方式でも有利である。
【図面の簡単な説明】
【図１】従来のフリップチップ方式による半導体チップ
実装方式を説明する組立断面図である。
【図２】本発明に従う半導体チップ実装方式を説明する
組立工程図である。
【図３】本発明に従う半導体チップ実装方式を説明する
組立工程図である。
【図４】本発明に従う半導体チップ実装方式を説明する
組立工程図である。
【図５】本発明に従う半導体チップ実装方式を説明する
組立工程図である。
【図６】本発明に従う半導体チップ実装方式を説明する
組立工程図である。
【図７】本発明に従う半導体チップ実装方式を説明する
組立工程図である。
【符号の説明】
６ 半導体チップ ７ ポリイミド層 ８ 接着層 ９ 貫通孔 １０ 配線網 １１ 多層印刷回路基板 １１Ａ 第１層の絶縁基板 １２ 導電層 Ｈ ホール Ｐ パッド なお、各図中、同一符号は同一または相当部分を示す。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 連結パッドが形成された半導体チップ
    と、前記連結パッドと対応する位置に貫通孔がありこの
    貫通孔に連結された導電配線網がある基板を相互連結す
    る半導体チップ実装方法であって、 前記チップパッドと対応する位置に貫通ホールが形成さ
    れているフィルムタイプの絶縁性接着層をチップと基板
    との間に介在させた状態で、前記チップのパッド、フィ
    ルムの貫通ホールおよび基板の貫通孔が相互に一致する
    よう整列させてチップと基板とを取付ける段階と、 チップが取付けられた基板上面とは反対側の後面から貫
    通孔の一方を塞いでいるチップの金属パッドと貫通孔の
    内壁および基板の後面を連続的に塗布するよう導電層を
    形成して、チップのパッドと基板内部の導電配線網とを
    相互連結する段階と、 前記塗布導電層により形成された導電性凹部の内部を絶
    縁物質で埋込む段階とを備える、半導体チップ実装方
    法。
  2. 【請求項２】 前記埋込まれた絶縁物質を硬化させる段
    階をさらに含むことを特徴とする、請求項１記載の半導
    体チップ実装方法。
  3. 【請求項３】 前記絶縁物質と前記導電層とを前記基板
    が露出されるまでポリシングして除去する段階をさらに
    含むことを特徴とする、請求項１記載の半導体チップ実
    装方法。
  4. 【請求項４】 前記貫通孔がある基板は、少なくとも２
    層以上の絶縁基板と、その間に導電配線網がある多層印
    刷回路基板であることを特徴とする、請求項１記載の半
    導体チップ実装方法。
  5. 【請求項５】 前記貫通孔がある基板は、基板表面に前
    記貫通孔が連結された導電配線網がある基板であること
    を特徴とする、請求項１記載の半導体チップ実装方法。
  6. 【請求項６】 前記導電層は、スパッタリング、電気め
    っきスクリーンおよび蒸着方法のうちから選択された１
    つの方法により形成されることを特徴とする、請求項１
    記載の半導体チップ実装方法。
  7. 【請求項７】 前記導電層は、ＡｕあるいはＮｉのうち
    から選択された材料からなることを特徴とする、請求項
    ６記載の半導体チップ実装方法。
  8. 【請求項８】 前記貫通孔を埋込んでいる絶縁物質は、
    エポキシあるいはポリイミドのうちから選択された１つ
    からなることを特徴とする、請求項１記載の半導体チッ
    プ実装方法。
  9. 【請求項９】 一表面に連結パッドを有する半導体チッ
    プと、 前記パッドと同じ位置に形成された貫通孔およびこの貫
    通孔の周りに延長形成された導電性配線網とを含む基板
    と、 前記チップのパッドと基板との間に挿入された前記チッ
    プと基板とを相互に接着するための接着層とを備え、 この接着層は前記基板に形成された貫通孔と対応する貫
    通ホールを含み、 前記基板の貫通内壁およびチップのパッド表面に形成さ
    れ、前記基板面上の導電配線網に半導体チップのパッド
    を連結するための導電層と、 前記導電層内に埋込まれた絶縁層とをさらに備える、半
    導体チップが結合された基板構造体。
  10. 【請求項１０】 前記貫通孔内の導電層は、Ａｕあるい
    はＮｉのうちから選択された１つからなることを特徴と
    する、請求項９記載の半導体チップが結合された基板構
    造体。
  11. 【請求項１１】 前記貫通孔を埋込んでいる絶縁物質
    は、エポキシあるいはポリイミドのうちから選択された
    １つであることを特徴とする、請求項９記載の半導体チ
    ップが結合された基板構造体。
  12. 【請求項１２】 前記基板は、少なくとも２層以上の絶
    縁基板と、その間に導電配線網とを有する多層印刷回路
    基板で構成されることを特徴とする、請求項９記載の半
    導体チップが結合された基板構造体。
  13. 【請求項１３】 前記基板は、半導体チップが実装され
    る基板表面に前記導電配線網を設けた基板であることを
    特徴とする、請求項９記載の半導体チップが結合された
    基板構造体。
  14. 【請求項１４】 半導体チップと配線基板を絶縁性接着
    板により固着し、前記チップ上の金属パッドと前記配線
    基板の配線用導電膜を電気的に接続する方法であって、 前記チップと前記基板を固着したときに接続すべきパッ
    ドの位置に対応する位置関係を有する複数の貫通孔を前
    記基板に形成する第１工程と、 接着板を前記基板のチップ固着面に接合する第２工程
    と、 前記接着板に前記基板の貫通孔と同じ位置に貫通ホール
    を形成する第３工程との３つの工程を任意の順序で組合
    わせたＡ工程と、 前記基板上に接合された前記接着板上に前記チップのパ
    ッド形成面を対向させて接合する第４工程と、 以上の工程により形成される基板貫通孔内壁と接着板貫
    通ホール内壁と貫通ホール部に露出するパッド面に連続
    した導電膜を形成する第５工程と、 前記導電膜により形成される凹部に充填材を充填する第
    ６工程と、 基板貫通孔の外側に突出した前記充填材および不要導電
    膜を除去する第７工程とを備える、半導体チップと配線
    基板の接続方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101602318B1 (ko) * 2015-09-24 2016-03-10 주식회사 플렉스컴 에이씨에프를 이용한 임베디드 연성회로기판의 제조방법
KR101602725B1 (ko) * 2015-03-23 2016-03-11 주식회사 플렉스컴 에이씨에프를 이용한 임베디드 연성회로기판의 제조방법

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0644587B1 (en) * 1993-09-01 2002-07-24 Kabushiki Kaisha Toshiba Semiconductor package and fabrication method
JPH0864938A (ja) * 1994-08-25 1996-03-08 Sharp Corp チップ型電子部品の接続方法
KR0137826B1 (ko) * 1994-11-15 1998-04-28 문정환 반도체 디바이스 패키지 방법 및 디바이스 패키지
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
US5766975A (en) * 1995-01-09 1998-06-16 Integrated Device Technology, Inc. Packaged integrated circuit having thermal enhancement and reduced footprint size
JP2763020B2 (ja) * 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
US5696466A (en) * 1995-12-08 1997-12-09 The Whitaker Corporation Heterolithic microwave integrated impedance matching circuitry and method of manufacture
US5880530A (en) * 1996-03-29 1999-03-09 Intel Corporation Multiregion solder interconnection structure
US5936847A (en) * 1996-05-02 1999-08-10 Hei, Inc. Low profile electronic circuit modules
KR100186309B1 (ko) * 1996-05-17 1999-03-20 문정환 적층형 버텀 리드 패키지
JP3610999B2 (ja) 1996-06-07 2005-01-19 松下電器産業株式会社 半導体素子の実装方法
WO1998004000A1 (en) * 1996-07-22 1998-01-29 Honda Giken Kogyo Kabushiki Kaisha Plug-in type electronic control unit, connecting structure between wiring board and plug member, connecting unit between electronic parts and wiring board, and electronic parts mounting method
US5909011A (en) * 1996-08-01 1999-06-01 International Business Machines Corporation Method and apparatus for modifying circuit having ball grid array interconnections
US5910687A (en) 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
US5904496A (en) * 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
SG75841A1 (en) 1998-05-02 2000-10-24 Eriston Invest Pte Ltd Flip chip assembly with via interconnection
US6406939B1 (en) 1998-05-02 2002-06-18 Charles W. C. Lin Flip chip assembly with via interconnection
US5981311A (en) * 1998-06-25 1999-11-09 Lsi Logic Corporation Process for using a removeable plating bus layer for high density substrates
JP3201353B2 (ja) * 1998-08-04 2001-08-20 日本電気株式会社 半導体装置とその製造方法
US6239485B1 (en) 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
SG82591A1 (en) * 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
SG78324A1 (en) 1998-12-17 2001-02-20 Eriston Technologies Pte Ltd Bumpless flip chip assembly with strips-in-via and plating
SG82590A1 (en) * 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with strips and via-fill
US6926796B1 (en) * 1999-01-29 2005-08-09 Matsushita Electric Industrial Co., Ltd. Electronic parts mounting method and device therefor
DE19909505C2 (de) * 1999-03-04 2001-11-15 Daimler Chrysler Ag Verfahren zur Herstellung von Schaltungsanordnungen
US6675469B1 (en) 1999-08-11 2004-01-13 Tessera, Inc. Vapor phase connection techniques
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
US6294425B1 (en) 1999-10-14 2001-09-25 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors by electroplating electrodes from seed layers
US6388335B1 (en) * 1999-12-14 2002-05-14 Atmel Corporation Integrated circuit package formed at a wafer level
US6198170B1 (en) * 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
US6562709B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6403460B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a semiconductor chip assembly
US6551861B1 (en) 2000-08-22 2003-04-22 Charles W. C. Lin Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US6350633B1 (en) 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6402970B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6436734B1 (en) 2000-08-22 2002-08-20 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6562657B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6660626B1 (en) 2000-08-22 2003-12-09 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6350632B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with ball bond connection joint
US6350386B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly
US6511865B1 (en) 2000-09-20 2003-01-28 Charles W. C. Lin Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly
US6544813B1 (en) 2000-10-02 2003-04-08 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6448108B1 (en) 2000-10-02 2002-09-10 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US7132741B1 (en) 2000-10-13 2006-11-07 Bridge Semiconductor Corporation Semiconductor chip assembly with carved bumped terminal
US6908788B1 (en) 2000-10-13 2005-06-21 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using a metal base
US6876072B1 (en) 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
US7075186B1 (en) 2000-10-13 2006-07-11 Bridge Semiconductor Corporation Semiconductor chip assembly with interlocked contact terminal
US6548393B1 (en) 2000-10-13 2003-04-15 Charles W. C. Lin Semiconductor chip assembly with hardened connection joint
US7129113B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar in an encapsulant aperture
US7129575B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped metal pillar
US6872591B1 (en) 2000-10-13 2005-03-29 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a conductive trace and a substrate
US6699780B1 (en) 2000-10-13 2004-03-02 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching
US6537851B1 (en) * 2000-10-13 2003-03-25 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace to a semiconductor chip
US6492252B1 (en) 2000-10-13 2002-12-10 Bridge Semiconductor Corporation Method of connecting a bumped conductive trace to a semiconductor chip
US7264991B1 (en) 2000-10-13 2007-09-04 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using conductive adhesive
US6949408B1 (en) 2000-10-13 2005-09-27 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US6667229B1 (en) 2000-10-13 2003-12-23 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip
US7071089B1 (en) 2000-10-13 2006-07-04 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a carved bumped terminal
US6984576B1 (en) 2000-10-13 2006-01-10 Bridge Semiconductor Corporation Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip
US6440835B1 (en) 2000-10-13 2002-08-27 Charles W. C. Lin Method of connecting a conductive trace to a semiconductor chip
US7262082B1 (en) 2000-10-13 2007-08-28 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture
US6673710B1 (en) 2000-10-13 2004-01-06 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip
US7319265B1 (en) 2000-10-13 2008-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with precision-formed metal pillar
US6576493B1 (en) 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US7190080B1 (en) 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US6576539B1 (en) 2000-10-13 2003-06-10 Charles W.C. Lin Semiconductor chip assembly with interlocked conductive trace
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
US7094676B1 (en) 2000-10-13 2006-08-22 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6580165B1 (en) * 2000-11-16 2003-06-17 Fairchild Semiconductor Corporation Flip chip with solder pre-plated leadframe including locating holes
US6444489B1 (en) 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
DE10101359A1 (de) * 2001-01-13 2002-07-25 Conti Temic Microelectronic Verfahren zur Herstellung einer elektronischen Baugruppe
US6653170B1 (en) 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
JP3888854B2 (ja) * 2001-02-16 2007-03-07 シャープ株式会社 半導体集積回路の製造方法
TWI292836B (ja) * 2001-10-31 2008-01-21 Chi Mei Optoelectronics Corp
TWI290365B (en) * 2002-10-15 2007-11-21 United Test Ct Inc Stacked flip-chip package
US6815266B2 (en) * 2002-12-30 2004-11-09 Bae Systems Information And Electronic Systems Integration, Inc. Method for manufacturing sidewall contacts for a chalcogenide memory device
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7632747B2 (en) * 2004-08-19 2009-12-15 Micron Technology, Inc. Conductive structures for microfeature devices and methods for fabricating microfeature devices
US7268421B1 (en) 2004-11-10 2007-09-11 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond
US7446419B1 (en) 2004-11-10 2008-11-04 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar of stacked metal balls
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
WO2006134220A1 (en) * 2005-06-16 2006-12-21 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
KR100782483B1 (ko) 2006-01-19 2007-12-05 삼성전자주식회사 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지
DE102006042774A1 (de) * 2006-09-12 2008-03-27 Qimonda Ag Verfahren zur Herstellung einer elektrischen Ankontaktierung
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
US7494843B1 (en) 2006-12-26 2009-02-24 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding
US9538262B2 (en) 2009-08-21 2017-01-03 Commscope, Inc. Of North Carolina Systems, equipment and methods for automatically tracking cable connections and for identifying work area devices and related methods of operating communications networks
US8994547B2 (en) * 2009-08-21 2015-03-31 Commscope, Inc. Of North Carolina Systems for automatically tracking patching connections to network devices using a separate control channel and related patching equipment and methods
DE112010002548A5 (de) 2009-12-17 2012-08-23 Conti Temic Microelectronic Gmbh Leiterplatte mit mehreren übereinander angeordneten leiterplattenlagen mit einer bare-die-montage für den einsatz als getriebesteuerung
KR101510625B1 (ko) * 2013-10-24 2015-04-10 주식회사 플렉스컴 임베디드 연성회로기판의 제조방법
US9999136B2 (en) 2014-12-15 2018-06-12 Ge Embedded Electronics Oy Method for fabrication of an electronic module and electronic module
WO2018098648A1 (zh) * 2016-11-30 2018-06-07 深圳修远电子科技有限公司 集成电路封装方法以及集成封装电路
US10867959B2 (en) 2016-11-30 2020-12-15 Shenzhen Xiuyuan Electronic Technology Co., Ltd Integrated circuit packaging method and integrated packaged circuit
AT520301B1 (de) * 2017-10-12 2019-03-15 Zkw Group Gmbh Verfahren zum erzeugen einer leiterplatte mit thermischen durchkontaktierungen, sowie leiterplatte

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4754371A (en) * 1984-04-27 1988-06-28 Nec Corporation Large scale integrated circuit package
US4918811A (en) * 1986-09-26 1990-04-24 General Electric Company Multichip integrated circuit packaging method
JPS6393124A (ja) * 1986-10-07 1988-04-23 Sharp Corp Ｌｓｉチツプの接続方式
US4879258A (en) * 1988-08-31 1989-11-07 Texas Instruments Incorporated Integrated circuit planarization by mechanical polishing
JP2805245B2 (ja) * 1989-08-28 1998-09-30 エルエスアイ ロジック コーポレーション フリップチップ構造
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
US5171712A (en) * 1991-12-20 1992-12-15 Vlsi Technology, Inc. Method of constructing termination electrodes on yielded semiconductor die by visibly aligning the die pads through a transparent substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101602725B1 (ko) * 2015-03-23 2016-03-11 주식회사 플렉스컴 에이씨에프를 이용한 임베디드 연성회로기판의 제조방법
KR101602318B1 (ko) * 2015-09-24 2016-03-10 주식회사 플렉스컴 에이씨에프를 이용한 임베디드 연성회로기판의 제조방법

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