KR101602318B1 - 에이씨에프를 이용한 임베디드 연성회로기판의 제조방법 - Google Patents

Abstract

본 발명은 FPCB의 비아홀과 ACF를 복합적으로 이용하여 플립칩 부착과 함께 전기적 연결을 행할 수 있도록 하여 임베디드 FPCB의 공정 간소화와 신뢰성 향상을 함께 이룰 수 있는 ACF를 이용한 임베디드 연성회로기판의 제조방법에 관한 것이다.
본 발명의 순차 단계 공정으로 행하는 임베디드 연성회로기판의 제조방법은, 플립 칩을 실장하기 전에 플립칩 단자패드와 전기적 연결할 회로패턴에 미리 쓰루홀을 천공형성 후, 플립 칩을 기판에 ACF로 가접하여 고정한 후 캐리어필름과 같은 보호층 또는 타 기판의 멀티 적층으로 기판 상부 전체면을 외부 절연하여 보호한 후 핫프레스하여 상기 ACF로 플립 칩의 단자패드와 회로패턴간에 ACF의 열경화 진접 및 전기적 접속을 시킨 후, 상기 쓰루홀을 통해 상기 플립칩의 단자패드와 전기적으로 연결하는 방법으로서 화학동도금으로 동피막하여 상기 열경화된 ACF와 내측벽이 연결되는 비아홀을 형성하고 전기도금으로 상기 비아홀의 필링 및 기판 하부면 도금을 행하여 플립칩의 회로기판 실장을 완성시키고, 그 이후에 기판 하부면의 회로패턴을 형성하는 공정으로서 임베디드 연성회로기판 제품의 제조를 완성하는 순차적 단계 공정으로 구성되는 새로운 기술이다.
아울러, 본 발명은 상술한 구성에 부가하여, 다층 적층을 완료한 후 핫프레싱하고 최저면의 스퍼터링 및 전기도금된 층을 노광 식각하여 회로패턴을 형성하는 방법으로 임베디드 연성회로기판을 제조하는 것도 가능하다.

Description

에이씨에프를 이용한 임베디드 연성회로기판의 제조방법{Method for manufacturing the Embedded FPCB}

본 발명은 에이씨에프(ACF)를 이용한 임베디드 연성회로기판 및 그 제조 방법에 관한 것으로서, 좀더 구체적으로는 연성회로기판 내에 플립 칩을 내장시킬 수 있도록 하는 기술에 관련하여 ACF의 이용 및 비아홀 배면접근으로 필링하는 기술을 복합 구성하여 칩 실장의 신뢰성 및 생산성을 높일 수 있도록 하는 ACF를 이용한 임베디드 연성회로기판의 제조방법에 관한 것이다.

휴대정보통신기기 등의 각종 전자제품의 내부회로가 초고밀도화되면서 회로기판이 차지하는 공간이나 면적을 줄이기 위한 연구개발 지속되며, 고정부에 사용하는 리지드 기판과 박형이면서도 유연한 플렉시블 기판을 사용하여 회로구성하는 기술에서도 보다 효율적이며 신뢰성 높은 회로를 구성하기 위한 회로기판 기술에 대해 다양한 연구개발이 되고 있다.

이와같이 발전되어가는 기술에 부응하여 기존 리지드 기판에만 칩을 실장하던 것에서 탈피하여 다층연성회로기판에 직접 칩을 내장(Embed)시키는 임베디드 연성회로기판에 대한 관심도 매우 높아져 이에 대한 연구 개발이 다양하게 모색되고 있다.

종래의 임베디드 연성회로기판의 기술들에 관련하여 본원 출원인이 검색한 선행기술들은 후술의 문단식별부호 '선행기술 문헌'의 내용을 참조하여 보면 다양한 기술방향들이 모색되고 있음을 확인할 수 있을 것이다.

본 발명과 관련하여 대비해 볼 수 있는 종래 선행기술의 일예로서, 국내특허출원 제 10-2008-36952호에서는 접착용 다이어태치필름을 사용하여 칩을 패턴이 형성된 동박적층판에 접착하는 방식을 사용하고 있다. 이 선행기술에서는 칩이 부착된 패턴이 형성된 동박적층판의 하부면에 캐리어 패널을 부착하고 공정을 행한 후 공정을 마친 후 캐리어 패널을 떼어내는 공정이 필수적으로 동반되어야 하는 것이 단점이다.

특히, 종래에는 칩이 부착된 동박적층판의 하부에 알루미늄판 같은 평탄한 고정패널을 부착하여 공정을 처리한 후 상기 고정패널을 떼어내는 방법이 사용되었다. 이러한 공정은 단자간 연결을 위해 SMT 공정 등을 행함에 있어서 플렉시블한 연성회로기판에 칩을 장착하는 것에 대한 불량을 막기 위한 베이스 기술로서 채택한 것으로 판단될 수 있다.

또한, 종래에는 다층 연성회로기판에서 절연성 필름과 필름의 사이에 칩을 내장시키고 칩의 보호를 위해 옆쪽에 배리어층을 따로 형성하는 공정을 행하였는데 이를 위해 절연필름이나 접착제로 배리어층을 형성하되 배리어층의 위치영역을 위해 선택적 형성을 위해서 행하는 별도의 다수 공정들이 필요하여 임베디드 연성회로기판의 생산과정에서 공수가 많고 이로 인해 생산성이 높지 않게 되는 등의 단점들이 존재하게 된다.

국내특허출원 제10-2006-0074036호

국내특허출원 제10-2010-0050005호

국내특허출원 제10-2010-0013439호

국내특허출원 제10-2006-0023456호

국내특허출원 제10-2008-0036952호

국내특허출원 제10-2010-0050006호

상술한 종래의 문제점을 해결하기 위해 안출된 본 발명은, 다이어태치 필름을 사용하는 것과 같이 칩의 패키지 몸체를 접착필름으로 기판에 부착하는 방식에 전적으로 의존하지 않고 칩의 단자패드를 회로기판에 부착하는 것에 의존하여 미세회로의 전기적 접속이 미스-얼라인 되지 않고서 플립칩을 다층기판의 내부에 실장할 수 있도록 하는 순차 공정기술로 이루어진 ACF를 이용한 임베디드 연성회로기판의 제조방법을 제공하려는데 목적을 두고 있다.

상술한 목적을 달성하기 위한 본 발명은, 플립칩의 단자패드와 기판의 회로패턴 간의 전기적 접속 및 플립칩의 부착을 위해 ACF 필름 개재하여 플립칩을 기판의 회로패턴 형성시에 미리 형성해 놓은 비아홀의 좌표에 맞게 정렬하여 접착한 후 플립칩 상부에 커버레이층 또는 다른 회로기판층을 적층 후 핫프레스하여 ACF를 경화시킨 후, 플립칩이 부착되는 상부면의 배면(하부면)으로부터 접근하여 비아홀의 내부공간을 관통하여 동이 증착되게 하는 화학적 인터커넥팅 방법으로 기판 하부면에 회로기판 패턴이 형성될 동박면을 형성하는 동시에 상기 상부면의 회로패턴과 플립칩 간의 전기접속 면적을 크게 확장한 후 기판의 뒷면을 전기도금하는 방법에 의해 비아홀을 필링하여 상기 플립칩을 회로기판에 접속하여 고정시키는 새로운 공정 기술을 제공함에 기술적 특징을 두고 있다.

상술한 ACF 를 이용한 플립칩 부착 공정을 위해 화학적 동피막의 증착 공정 이전에 기판 상부에 보호필름이나 타 기판을 적층하고 핫프레스로 가압 열경화시켜 플립칩의 부착 및 ACF를 통해 전기적 연결이 되게 한다.

본 발명의 기술과 관련되어, 플립칩 부착을 위한 ACF는 금속이 코팅된 폴리머 전도성 입자로 되어짐이 바람직하며, ACF에 사용되는 경화성 수지는 접합강도 유지 외에 도전성 입자간의 수평 통전을 방지하는 역할을 한다. 기존 범프(bump)를 이용한 플립칩 부착(Filp Chip Bonding에서와 같이 전기적 전도는 X,Y방향이 아닌 Z축 방향으로만 발생되어야 한다.

ACF를 이용한 접착 공정에서는 필름 압착 전 전도가 발생하지 않도록 전도성입자 분포를 조절한 후 공정 중 압착에 의해 Z축 방향으로 chip과 기판 사이에서 전기적 전도가 발생하도록 해야 한다. ACF를 이용한 접착에서는 접촉 지점에서 동일한 전기적 특성을 지녀야 하며, 따라서 단자패드와 대응하는 넓은 범위에 걸쳐 균일한 전기적 전도 분포가 이루어져야 하는데 이를 위해서는 전도성 입자의 균일화, 분산 정도 및 입자 표면의 코팅 기술 등이 ACF를 이용한 접착 공정의 신뢰성을 향상을 위한 기술이 뒷받침되어야 하며, 현재 기술에서 실현되고 있는 부분이다.

이와 같이 구성되는 본 발명은 전기적 접속될 부분의 회로패턴에 미리 쓰루홀을 형성하고 ACF로 플립칩의 단자패드로 회로패턴을 부착하고 기판의 상부에 보호층 또는 다층기판 형성시의 타 기판을 적층한 후 핫프레스로 가압 열경화시켜 플립칩의 단자패드와 회로패턴에 잘 정합되게 플립 칩을 고정시킴과 동시에 ACF를 통해 단자패드와 회로패턴 간의 전기적 접속을 시킨 다음, 하부에서 쓰루홀을 통해 단자패드와 ACF 회로패턴의 측벽에 도전피막층을 형성하여 비아홀로서 구성해 놓은 후 이 도전피막층을 기반으로 전기도금을 행하여 비아홀을 도전재료로 채워줌으로써 플립칩 단자패드와 회로패턴 간의 고정을 더욱 견고히 완성하는 동시에 전기적으로 연결되는 단면적을 높여줌으로써 미세회로를 요하는 연성회로기판에서 플립칩 단자패드와 회로패턴간의 전기적 연결의 신뢰성을 높일 수 있는 동시에 이를 본 발명의 복잡하지 않은 순차 공정으로 행하여 공수를 줄이고 생산성을 향상시킬 수 있는 효과가 있다.

즉, 미세회로패턴의 구성이 필요한 임베디드 연성회로기판에서 미세회로패턴에 대응한 미세간극 단자패드를 갖는 칩을 실장함에 있어서 상술한 바와같이 기판의 뒷면 접근 방법을 통해 칩의 실장을 하는 기술을 제공함으로써 임베디드 기판 제조의 공정수를 줄일 수 있고 이렇게 공정수가 줄어드는 만큼 불량도 감소되어 양산시의 원가절감 및 제품 수율을 높일 수 있다. 또한, 본 발명은 미세한 플립칩의 단자패드 간극과 미세한 회로패턴간의 전기적 접속에 있어서 기존의 로봇표면실장에 의한 납땜 방법에 비해 전기적 접촉면적을 더욱 넓고 고르게 할 수 있으므로 미세회로에서의 칩 실장에 더욱 유리한 효과가 있다. 또 ACF를 이용하여 1차적으로 플립칩의 고정 및 전기적 접속, 위 1차적 플립칩의 고정 및 전기적 접속을 통해 플립칩 단자패드 및 회로패턴, ACF가 노출된 쓰루홀 배면을 통한 접근 방법으로 비아홀 형성 및 필링하여 2차적으로 더욱 플립칩의 고정 및 전기적 접속의 완성도를 높이게 되어 연성회로기판에서 플립칩 실장의 신뢰성을 높일 수 있다.

또한, 본 발명은 칩이 실장된 연성회로기판의 반대측 면, 즉 하부면에 칩 실장 과정에서 자연스럽게 형성되는 회로패턴을 위한 도금층이 생기게 되므로 공정수 및 원가를 절감할 수 있게 하는 이점이 있는 것이다.

도 1a 내지 도 1h 에 도시된 도면은 본 발명의 실시예에 의한 ACF 를 이용한 임베디드 연성회로기판의 제조공정 순서를 층단면도로 보인 도면이다.
도 2a 내지 도 2b는 각각 본 발명의 실시예에 의한 임베디드 연성회로기판에 있어서 회로패턴의 ACF 및 비아홀을 이용한 단자패드의 인터커넥션 기술 개념과, 배리어층 형성 및 배리어층 형성시에 ACF 사이즈 구성의 한계에 대한 기술 개념을 설명하기 위한 도면이다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들의 다양한 공정 기술을 설명하기로 한다.

본 발명의 실시예로 도시된 각 도면, 특히 도 1a 내지 도 1g 와 잘 대비되도록 a) 단계 내지 f) 단계로서 본 발명의 공정을 순서적으로 설명하면 다음과 같다.

본 발명의 ACF를 이용한 임베디드 연성회로기판의 제조방법은,

a) 연성회로기판의 재료가 되는 폴리이미드층(20a)의 상부면 또는 상,하부면에 동박(20b)이 적층된 동박적층판(FCCL)으로 된 기판(20)의 상부면에 플립칩(30) 실장을 위한 단자패드 회로패턴(22a)을 형성할 위치를 포함하는 연성회로기판(20)의 필요한 위치에 쓰루홀(24)을 천공 형성하고 상기 단자패드 회로패턴(22a)을 포함하는 회로패턴(22)을 형성하는 단계;

b) 상기 a)단계의 쓰루홀(24)이 형성된 상태의 회로패턴 중 적어도 플립칩(30)의 단자패드(32)를 커버하는 넓이 영역 이상의 범위에 ACF 필름(50)을 적층하는 단계;

c) 상기 ACF 필름(50)을 사이에 두고 상기 단자패드 회로패턴(22a) 상부에 플립칩(30)의 단자패드(32)가 얼라인 되는 위치로 플립칩(30)을 부착하는 방법으로 플립칩을 가접하는 단계;

d) 상기 플립칩(30)을 포함하여 상기 기판(20)의 상부 전면에 보호필름(C/L) 또는 다층구성에 필요한 타 회로기판(40-1, 40-n)을 적층한 상태에서 상,하부 가압하는 핫프레스에 의하여 상기 ACF 필름(50)을 매개로 플립칩 단자패드(32)와 단자패드 회로패턴(22a) 부분이 상기 ACF 필름(50)에 의하여 전기적으로 연결되게 하면서 열경화로 접합시켜 플립칩(30)을 진접하는 단계;

e) 상기 기판(20)에 플립칩(30)의 전기적 연결 및 접합 상태에서 상기 플립칩(30)의 부착면의 반대측 방향인 상기 기판(20)의 하부면 방향에서 상기 제1기판(20)의 상부면까지 천공된 쓰루홀(24)을 통해 접근되게 하는 방법으로 화학 동도금을 행하여 동피막된 비아홀(24a)을 형성함으로써 상기 플립칩(30)의 단자패드(32), 상기 단자패드와 연결된 ACF 필름, 및 회로패턴(22a), 및 상기 비아홀의 내측벽이 동피막되어 형성된 비아홀(24a)의 측벽이 서로 전기적으로 인터커넥션(inter connection) 되게 하는 단계;

f) 상기 e)단계에서 행한 화학동도금에 의해 형성된 비아홀(24a)을 상기 기판(20) 하부면을 전기도금하는 방법으로 필링(filling)하여 상기 ACF 필름 층과, 상기 플립 칩(30)의 단자패드(32) 및 기판 상부 회로패턴의 측벽과, 기판 하부 도금층(28)이 서로 상기 비아홀(24a)의 필링을 통해 전기적으로 연결되게 함으로써 상,하부 회로패턴과 플립칩 단자패드와의 전도성을 높이면서 플립칩 실장의 부착 고정력을 강화하는 단계; 로 순차적으로 행하고, g) 상기 f)단계를 행한 이후에 상기 기판(20)의 하부 도금층(28)에 노광 및 에칭하는 일반적인 공정을 행하여 기판 하부면 회로패턴(28a)을 형성하는 단계를 더 포함하되, 상기 기판(20)의 상부에 다른 회로기판(40-1, 40-n)이 적층되는 다층 구조일 경우에는 상기 다층의 최상부층의 상부면 회로패턴은 그 위에 커버레이를 부착한 후 상기 기판(20)의 하부면을 상기 e)단계 내지 f)단계를 행하는 것을 특징으로 한다.

상술한 핫프레스 공정을 행함에 있어서 다층 기판이 열전도성이 용이한 조건의 기판이거나 다층이 아닌 경우에는 ACF 필름을 가압 및 열경화시키는 것에 별다른 문제가 없으나, 두꺼운 다층인 경우, 또 두꺼운 다층이면서 열전도성이 좋은 다층인 경우 등의 경우에는 핫프레스 조건을 시간, 열 등을 통해 공정 조건을 조절한다.

특히, 본 발명에서 ACF 필름(50)의 가압되어 ACF 재료의 전도캡슐로 전기적으로 Z축(수직) 연결되는 부분은 상기 단자패드(32)와 회로패턴(22a)의 사이부분으로만 제한되어야 하며, 이렇게 기술적으로 구현되는 것이 가능한 이유는 상기 단자패드와 회로패턴이 마주한 부분이 타 부분에 비해 서로 도출되어 접면하는 구조에 기초하며, 본 발명은 이러한 구조적 특징을 공정기술에 접목하여 이용한 것이다. 이러한 것으로 인해 ACF 필름의 사이즈를 실제 단자패드(32) 및 회로패턴(22a) 가 위치하는 범위보다 크게 절단하여 사용하여도 무방하며, 이는 ACF 필름을 부착할 때 공차가 발생하더라도 불량이 발생되지 않게 할 수 있는 기술적 원리가 된다.

한편, 본 발명은 도 2b에 도시된 바와같이 상기 a)단계에서의 회로패턴(22a) 형성과 동시에 플립 칩(30) 주변을 둘러싸는 일정두께의 동(Cu) 패턴(a)으로 된 배리어층 또는 상기 동패턴(a)의 상부에 이(a)와 형합하는 필름층(122b)을 겹쳐서 형성된 배리어층을 더 포함하거나, 상기 동 패턴(a)으로 된 배리어층 대신에 사각테 모양의 필름(122b)의 부착만으로 형성된 배리어층을 더 포함한다. 이때, 상기 b)단계에서 적층하는 ACF 필름(50)의 사이즈는 상기 플립칩의 실장면적보다는 크게 하여 도 2b에서 층단면도로서 보인 바와 같이 상기 배리어층(a 또는 122b)의 상면에까지 이르게 하여 배리어층의 사이즈보다 같거나 작게 함으로써 ACF 필름(50)의 부착 공정시에 작업성을 좋게 할 수 있다.

상술한 본 발명의 구성에 의하면 플립칩(30)을 부착하는 별도 공정 없이 플립 칩 부착 공정 및 전기적으로 연결이 함께 이루어지게 하는 다수 공정들에 의하여 플립칩 단자패드를 기판의 상부회로 및 하부회로에 동시 접속 및 플립칩의 고정 부착이 완료되므로 신뢰성이 높은 플립칩 실장을 비교적 간단한 공정으로 행할 수 있게 된다.

이러한 공정에서 핫프레싱 열은 기판 상부방향, 하부방향 어느 곳에서 전달되게 하여도 무방할 것이며, 다만 기판 상부에 다층 적층되는 구조인 경우 하부방향에서 전달되게 하는 것을 채택 가능하다.

또한, 보호층(C/L)을 기판(20) 상부에 적층하는 것이 아닌 타 기판을 적층하는 다층 기판의 경우에도 플립칩을 내장시키면서 다층 구성하는 회로 형성 공정이 복잡하지 않고 공정수 간소화 및 회로패턴과 플립칩과의 전기적 연결의 신뢰성을 함께 도모할 수 있어 매우 유용하다.

본 발명의 제조방법의 공정을 행함에 있어서 플립칩 단자패드와 회뢰패턴 간의 전기적 접속 및 다른 회로패턴의 형성에 문제가 없는지 여부를 전기적으로 검사하는 공정이 필요할 수 있다. 이러한 회로 검사는, 상기 e)단계 이전에 상기 플립 칩(30)의 실장된 전기접속 불량 검사를 행하여 검사 이상이 없으면 후속의 화학동도금 공정을 행하고 검사 이상이 있으면 상기 c)단계 공정을 다시 행하면 될 것이다.

이상에서 설명한 실시예는 플립 칩 실장을 위한 최초 인터커넥션 작업으로서 화학동도금을 택하여 행하는 것, 다층 대신에 단층 회로기판으로 임베디드 연성회로기판을 제조하는 것, 도 3a 배리어층 대신에 플립칩 주변의 공간에 층간접착제로 높이를 부여하는 것, 등 택일적인 기술 부분을 제외하고서는 접목될 수 있는 것이므로, 특허청구범위의 각 항에 부분적으로 기재되고 부수적인 부분이 생략되었다고 하더라도 그 부수적인 부분의 기술이 권리에서 회피되어지는 것이 아님은 당연하며, 이는 본 발명의 각 청구항 기재 및 실시예를 당업자의 통상적 지식의 범위 내에서 조합할 수 있는 범위 내에서 자명하게 실시할 수 있는 범위 내에서 해석되어야 마땅할 것이다.

20 - 기판 22a - 회로패턴
a - 배리어층 용도의 동 패턴 24 - 쓰루홀
24a - 비아홀 26 - 도전피막층
28 - 하부 전기도금층 28a - 하부 회로패턴
30 - 플립 칩 32 - 단자패드
40-1 ~ 40-n - 다른 기판 122b - 배리어층 용도의 필름
50 - ACF

Claims (3)

1. a) 연성회로기판의 재료가 되는 폴리이미드층(20a)의 상부면 또는 상,하부면에 동박(20b)이 적층된 동박적층판(FCCL)으로 된 기판(20)의 상부면에 플립칩(30) 실장을 위한 단자패드 회로패턴(22a)을 형성할 위치를 포함하는 연성회로기판(20)의 필요한 위치에 쓰루홀(24)을 천공 형성하고 상기 단자패드 회로패턴(22a)을 포함하는 회로패턴(22)을 형성하는 단계;
   b) 상기 a)단계의 쓰루홀(24)이 형성된 상태의 회로패턴 중 적어도 플립칩(30)의 단자패드(32)를 커버하는 넓이 영역 이상의 범위에 ACF 필름(50)을 적층하는 단계;
   c) 상기 ACF 필름(50)을 사이에 두고 상기 단자패드 회로패턴(22a) 상부에 플립칩(30)의 단자패드(32)가 얼라인 되는 위치로 플립칩(30)을 부착하는 방법으로 플립칩을 가접하는 단계;
   d) 상기 플립칩(30)을 포함하여 상기 기판(20)의 상부 전면에 보호필름(C/L) 또는 다층구성에 필요한 다른 회로기판(40-1, 40-n)을 적층한 상태에서 상,하부 가압하는 핫프레스에 의하여 상기 ACF 필름(50)을 매개로 플립칩 단자패드(32)와 단자패드 회로패턴(22a) 부분이 상기 ACF 필름(50)에 의하여 전기적으로 연결되게 하면서 열경화로 접합시켜 플립칩(30)을 진접하는 단계;
   e) 상기 기판(20)에 플립칩(30)의 전기적 연결 및 접합 상태에서 상기 플립칩(30)의 부착면의 반대측 방향인 상기 기판(20)의 하부면 방향에서 상기 기판(20)의 상부면까지 천공된 쓰루홀(24)을 통해 접근되게 하는 방법으로 화학동도금을 행하여 동피막된 비아홀(24a)을 형성함으로써 상기 플립칩(30)의 단자패드(32), 상기 단자패드와 연결된 ACF 필름, 및 회로패턴(22a), 및 상기 비아홀의 내측벽이 동피막되어 형성된 비아홀(24a)의 측벽이 서로 전기적으로 인터커넥션(inter connection) 되게 하는 단계;
   f) 상기 e)단계에서 행한 화학동도금에 의해 형성된 비아홀(24a)을 상기 기판(20) 하부면을 전기도금하는 방법으로 필링(filling)하여 상기 ACF 필름 층과, 상기 플립 칩(30)의 단자패드(32) 및 기판 상부 회로패턴의 측벽과, 기판 하부 도금층(28)이 서로 상기 비아홀(24a)의 필링을 통해 전기적으로 연결되게 함으로써 상,하부 회로패턴과 플립칩 단자패드와의 전도성을 높이면서 플립칩 실장의 부착 고정력을 강화하는 단계;
   g) 상기 f)단계를 행한 이후에 상기 기판(20)의 하부 도금층(28)에 노광 및 에칭하는 일반적인 공정을 행하여 기판 하부면 회로패턴(28a)을 형성하는 단계를 순차적으로 행하되, 상기 기판(20)의 상부에 다른 회로기판(40-1, 40-n)이 적층되는 다층 구조일 경우에는 상기 다층의 최상부층의 상부면 회로패턴의 상부에 커버레이를 부착한 후 상기 기판(20)의 하부면을 상기 e)단계 내지 f)단계를 행하는 공정 순서로 행하는 것을 특징으로 하는 ACF를 이용한 임베디드 연성회로기판의 제조방법.
   
2. a) 연성회로기판의 재료가 되는 폴리이미드층(20a)의 상부면 또는 상,하부면에 동박(20b)이 적층된 동박적층판(FCCL)으로 된 기판(20)의 상부면에 플립칩(30) 실장을 위한 단자패드 회로패턴(22a)을 형성할 위치를 포함하는 연성회로기판(20)의 필요한 위치에 쓰루홀(24)을 천공 형성하고 상기 단자패드 회로패턴(22a)을 포함하는 회로패턴(22)을 형성하는 단계;
   b) 상기 a)단계의 쓰루홀(24)이 형성된 상태의 회로패턴 중 적어도 플립칩(30)의 단자패드(32)를 커버하는 넓이 영역 이상의 범위에 ACF 필름(50)을 적층하는 단계;
   c) 상기 ACF 필름(50)을 사이에 두고 상기 단자패드 회로패턴(22a) 상부에 플립칩(30)의 단자패드(32)가 얼라인 되는 위치로 플립칩(30)을 부착하는 방법으로 플립칩을 가접하는 단계;
   d) 상기 플립칩(30)을 포함하여 상기 기판(20)의 상부 전면에 보호필름(C/L) 또는 다층구성에 필요한 다른 회로기판(40-1, 40-n)을 적층한 상태에서 상,하부 가압하는 핫프레스에 의하여 상기 ACF 필름(50)을 매개로 플립칩 단자패드(32)와 단자패드 회로패턴(22a) 부분이 상기 ACF 필름(50)에 의하여 전기적으로 연결되게 하면서 열경화로 접합시켜 플립칩(30)을 진접하는 단계;
   e) 상기 기판(20)에 플립칩(30)의 전기적 연결 및 접합 상태에서 상기 플립칩(30)의 부착면의 반대측 방향인 상기 기판(20)의 하부면 방향에서 상기 기판(20)의 상부면까지 천공된 쓰루홀(24)을 통해 접근되게 하는 방법으로 화학동도금을 행하여 동피막된 비아홀(24a)을 형성함으로써 상기 플립칩(30)의 단자패드(32), 상기 단자패드와 연결된 ACF 필름, 및 회로패턴(22a), 및 상기 비아홀의 내측벽이 동피막되어 형성된 비아홀(24a)의 측벽이 서로 전기적으로 인터커넥션(inter connection) 되게 하는 단계;
   f) 상기 e)단계에서 행한 화학동도금에 의해 형성된 비아홀(24a)을 상기 기판(20) 하부면을 전기도금하는 방법으로 필링(filling)하여 상기 ACF 필름 층과, 상기 플립 칩(30)의 단자패드(32) 및 기판 상부 회로패턴의 측벽과, 기판 하부 도금층(28)이 서로 상기 비아홀(24a)의 필링을 통해 전기적으로 연결되게 함으로써 상,하부 회로패턴과 플립칩 단자패드와의 전도성을 높이면서 플립칩 실장의 부착 고정력을 강화하는 단계;
   g) 상기 f)단계를 행한 이후에 상기 기판(20)의 하부 도금층(28)에 노광 및 에칭하는 일반적인 공정을 행하여 기판 하부면 회로패턴(28a)을 형성하는 단계를 순차적으로 행하는 공정 구성으로 이루어지되,
   상기 a)단계에서의 회로패턴(22a) 형성과 동시에 플립 칩(30) 주변을 둘러싸는 일정두께의 동(Cu) 패턴(a)으로 된 배리어층 또는 상기 동(Cu) 패턴(a)의 상부에 상기 동(Cu) 패턴(a)으로 된 배리어층 또는 상기 동(Cu) 패턴(a)과 형합하는 필름층(122b)을 겹쳐서 형성된 배리어층을 더 포함하거나, 상기 동 패턴(a)으로 된 배리어층 대신에 사각테 모양의 필름(122b)의 부착만으로 형성된 배리어층을 더 포함하며;
   상기 b)단계에서 적층하는 ACF 필름(50)의 평면 사이즈는 상기 플립칩의 실장면적보다는 크고 상기 배리어층의 차지하는 외곽면적 사이즈보다 같거나 작은 사이즈의 것을 사용하여 상기 b)단계 공정을 행하는 것을 특징으로 하는 임베디드 연성회로기판의 제조방법.
   
3. 제 1항 또는 제 2항에 있어서, 상기 e)단계 이전에 상기 플립 칩(30)의 실장된 전기접속 불량 검사를 행하여 검사 이상이 없으면 후속의 화학동도금 공정을 행하고 검사 이상이 있으면 상기 c)단계 공정을 다시 행하는 공정 순서로 된 것을 특징으로 하는 임베디드 연성회로기판의 제조방법.

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