JPH0614719B2 - 表示装置 - Google Patents
表示装置Info
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- JPH0614719B2 JPH0614719B2 JP59095127A JP9512784A JPH0614719B2 JP H0614719 B2 JPH0614719 B2 JP H0614719B2 JP 59095127 A JP59095127 A JP 59095127A JP 9512784 A JP9512784 A JP 9512784A JP H0614719 B2 JPH0614719 B2 JP H0614719B2
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- JP
- Japan
- Prior art keywords
- display
- memory
- display unit
- video signal
- signal
- Prior art date
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- Controls And Circuits For Display Device (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は表示パネルを並べて構成した大画面表示装置
に関するものである。
に関するものである。
［従来技術］ 従来この種の装置として第５図に示すものがあった（例
えば、特開昭５６−１９０９７号公報参照）。図におい
て、(1)は記憶機能を有する表示素子をマトリクス状に
配列した表示部、(2)はメモリ、(3)は表示データを表示
部画素のオン・オフ信号に変換するコントロール部、
(4)は映像信号をAD変換するAD変換部、(5),(6)はそれぞ
れメモリの書込み、読出しコントロール部、(7)はCPUを
示し、上記表示部(1)はCRT、あるいは電球等の表示素子
をマトリクス状に多数並べて表示パネルを構成する。
えば、特開昭５６−１９０９７号公報参照）。図におい
て、(1)は記憶機能を有する表示素子をマトリクス状に
配列した表示部、(2)はメモリ、(3)は表示データを表示
部画素のオン・オフ信号に変換するコントロール部、
(4)は映像信号をAD変換するAD変換部、(5),(6)はそれぞ
れメモリの書込み、読出しコントロール部、(7)はCPUを
示し、上記表示部(1)はCRT、あるいは電球等の表示素子
をマトリクス状に多数並べて表示パネルを構成する。
上記構成において、メモリ(2)へ書込まれた表示データ
はコントロール部(3)において画素のオン・オフ信号へ
変換され、各画素のオン・オフを制御するようになさ
れ、各画素は、オン・オフの２状態しか表示できないの
で、映像信号のような中間調の表示が必要な場合には、
メモリ(2)から各画素の映像信号を所要時間間隔毎に所
要回数読出し、対応する画素のオン・オフを制御するこ
とによって、各画素のオンとなる累積時間を画素に対応
する映像信号の振幅に比例せしめて、中間調の表示を行
うようになれさている。ここで映像信号はAD変換部(4)
にてAD変換されて逐次メモリ(2)へ書込まれるが、表示
のための周期的なメモリ読出しのタイミングを妨げない
ように書込み、読出しコントロール部(5),(6)において
調整される。
はコントロール部(3)において画素のオン・オフ信号へ
変換され、各画素のオン・オフを制御するようになさ
れ、各画素は、オン・オフの２状態しか表示できないの
で、映像信号のような中間調の表示が必要な場合には、
メモリ(2)から各画素の映像信号を所要時間間隔毎に所
要回数読出し、対応する画素のオン・オフを制御するこ
とによって、各画素のオンとなる累積時間を画素に対応
する映像信号の振幅に比例せしめて、中間調の表示を行
うようになれさている。ここで映像信号はAD変換部(4)
にてAD変換されて逐次メモリ(2)へ書込まれるが、表示
のための周期的なメモリ読出しのタイミングを妨げない
ように書込み、読出しコントロール部(5),(6)において
調整される。
ところで、このような表示装置において、大画面化及び
これに伴なう高解像度化等表示品質向上のために画素数
を増やす場合や、各画素の持つデータ量が増える場合等
には、所要時間内のメモリの読出し回数が増え、読出し
速度にも限界があることからメモリ(2)のアクセスタイ
ムが間に合わなくなる等の問題が生じる。
これに伴なう高解像度化等表示品質向上のために画素数
を増やす場合や、各画素の持つデータ量が増える場合等
には、所要時間内のメモリの読出し回数が増え、読出し
速度にも限界があることからメモリ(2)のアクセスタイ
ムが間に合わなくなる等の問題が生じる。
［発明の概要］ この発明は上記のような問題を解決するためになれさた
もので、画素数や各画素データ量が増えた場合にも高解
像度の画素表示データを表示部に転送して大画面化及び
表示品質の向上を図ることができる表示装置を提供する
ことを目的とする。
もので、画素数や各画素データ量が増えた場合にも高解
像度の画素表示データを表示部に転送して大画面化及び
表示品質の向上を図ることができる表示装置を提供する
ことを目的とする。
［発明の実施例］ 以下、この発明の実施例について従来装置と同一部分は
同一符号を付して説明する。第１図と第２図は第１の発
明に係る実施例を示し、この実施例においては、第５図
に示すメモリ(2)を複数に分割し、並列にアクセスする
方法を採用しており、第１図に示すように、表示部(1)
を、メモリ(2)とともに複数の表示ユニット(8)に分割
し、また各表示ユニット(8)内には第２図に示す構成を
備える。すなわち、第１図と第２図に示すように、表示
部(1)は表示ユニット(8)を２次元的に複数配列して表示
画面を構成するようになされ、上記表示ユニット(8)
は、複数の表示画素を配列した分割表示部(1a)と、該分
割表示部(1a)に対応して分割されディジタル変換された
１フィールド分の映像信号を記憶するメモリ(2a)と、該
メモリ(2a)から分割表示の各画素の映像信号を所定時間
間隔毎に読出し対応する画素のオンオフを制御する制御
手段としての画素のオンオフコントロール回路(3a)及び
メモリ読出しコントロール回路(6a)を備えている。
同一符号を付して説明する。第１図と第２図は第１の発
明に係る実施例を示し、この実施例においては、第５図
に示すメモリ(2)を複数に分割し、並列にアクセスする
方法を採用しており、第１図に示すように、表示部(1)
を、メモリ(2)とともに複数の表示ユニット(8)に分割
し、また各表示ユニット(8)内には第２図に示す構成を
備える。すなわち、第１図と第２図に示すように、表示
部(1)は表示ユニット(8)を２次元的に複数配列して表示
画面を構成するようになされ、上記表示ユニット(8)
は、複数の表示画素を配列した分割表示部(1a)と、該分
割表示部(1a)に対応して分割されディジタル変換された
１フィールド分の映像信号を記憶するメモリ(2a)と、該
メモリ(2a)から分割表示の各画素の映像信号を所定時間
間隔毎に読出し対応する画素のオンオフを制御する制御
手段としての画素のオンオフコントロール回路(3a)及び
メモリ読出しコントロール回路(6a)を備えている。
ここで、表示を行うためにメモリ(2a)の周期的な読出し
を行うが、メモリ(2a)の読出し回数は表示部(1a)の画素
数及び各画素毎のデータ量に比例するため、画素数の限
られた表示ユニット(8)毎にメモリ(2a)を設け、メモリ
(2a)の読出しを各ユニット毎独立して行わせることによ
りメモリ(2a)自体の読出しタイミングは楽になる。従っ
て、各画素毎のデータ量を十分に確保でき、高品質の画
素表示が可能となる。
を行うが、メモリ(2a)の読出し回数は表示部(1a)の画素
数及び各画素毎のデータ量に比例するため、画素数の限
られた表示ユニット(8)毎にメモリ(2a)を設け、メモリ
(2a)の読出しを各ユニット毎独立して行わせることによ
りメモリ(2a)自体の読出しタイミングは楽になる。従っ
て、各画素毎のデータ量を十分に確保でき、高品質の画
素表示が可能となる。
一方、ディジタル化されたビデオ信号等表示データはケ
ーブル(13)を介して各ユニット(8)へ転送される。
ーブル(13)を介して各ユニット(8)へ転送される。
しかるに、この転送速度は映像信号のサンプリング速度
に依存しているが、一般に高速であり、読出しタイミン
グとの同期もとれていない。従って各ユニット(8)内の
メモリ(2a)の読出しタイミングを妨げずにデータを転送
することが困難となる。
に依存しているが、一般に高速であり、読出しタイミン
グとの同期もとれていない。従って各ユニット(8)内の
メモリ(2a)の読出しタイミングを妨げずにデータを転送
することが困難となる。
さらに、二次元的な拡がりをもった大画面表示装置の各
ユニットへデータをケーブル(13)を介してノイズの影響
を受けずに高速で良好に転送することは困難である。ま
た各ユニット(8)へノイズの影響なく電源を供給するこ
とも困難である。
ユニットへデータをケーブル(13)を介してノイズの影響
を受けずに高速で良好に転送することは困難である。ま
た各ユニット(8)へノイズの影響なく電源を供給するこ
とも困難である。
次に、第３図は上記のような問題点を解消するためにな
された第２の発明に係る実施例を示すもので、メモリ(2
a)とともに分割された分割表示部(1a)へ表示データを良
好に転送してデータの信頼性を高めることができるとと
もに、ノイズが電源を介して各ユニット(8)へ伝搬され
ることを軽減する表示装置を示している。
された第２の発明に係る実施例を示すもので、メモリ(2
a)とともに分割された分割表示部(1a)へ表示データを良
好に転送してデータの信頼性を高めることができるとと
もに、ノイズが電源を介して各ユニット(8)へ伝搬され
ることを軽減する表示装置を示している。
すなわち、第３図の実施例において、表示部(1)は例え
ば３個の表示ブロック(9)から構成され、各表示ブロッ
ク(9)は、３個の表示ユニット(8)と電源装置(14)より構
成される。ここで、各表示ユニット(8)は、第２図に示
すように、分割表示部(1a)、メモリ(2a)、メモリ読出し
コントロール回路(6a)、および画素のオン・オフコント
ロール回路(3a)より成り、映像信号は、AD変換されて表
示データとして一時映像信号供給源としてのバッファメ
モリ(10)へ書込まれる。バッファメモリ(10)は表示ブロ
ック(9)と同数設けられており、それぞれバッファメモ
リ(10)から表示ブロック(9)へ正負の信号線でなるフラ
ットケーブル等の信号線(15)を介して符号の異なる信号
成分の差動信号でデータが転送される。
ば３個の表示ブロック(9)から構成され、各表示ブロッ
ク(9)は、３個の表示ユニット(8)と電源装置(14)より構
成される。ここで、各表示ユニット(8)は、第２図に示
すように、分割表示部(1a)、メモリ(2a)、メモリ読出し
コントロール回路(6a)、および画素のオン・オフコント
ロール回路(3a)より成り、映像信号は、AD変換されて表
示データとして一時映像信号供給源としてのバッファメ
モリ(10)へ書込まれる。バッファメモリ(10)は表示ブロ
ック(9)と同数設けられており、それぞれバッファメモ
リ(10)から表示ブロック(9)へ正負の信号線でなるフラ
ットケーブル等の信号線(15)を介して符号の異なる信号
成分の差動信号でデータが転送される。
しかして、各表示ユニット(8)は、メモリ(2a)へ書込ま
れたデータを表示するために周期的にメモリ(2a)を読出
している。一方、AD変換された表示データを直接各表示
ユニット(8)へ転送すると、各表示ユニット(8)では、デ
ータがメモリ(2a)へ書込まれるときに表示のためのメモ
リ読出しを妨げてしまうので、途中にバッファメモリ(1
0)を表示ブロック(9)と同数設け、各バッファメモリ(1
0)から各表示ブロック(9)へデータを並列に転送する。
こうすることにより、各表示ユニット(8)へデータを転
送する速度を遅くすることができ、各表示ユニット(8)
内のメモリ(2a)の読出しタイミングを妨げずにデータ転
送が可能となる。
れたデータを表示するために周期的にメモリ(2a)を読出
している。一方、AD変換された表示データを直接各表示
ユニット(8)へ転送すると、各表示ユニット(8)では、デ
ータがメモリ(2a)へ書込まれるときに表示のためのメモ
リ読出しを妨げてしまうので、途中にバッファメモリ(1
0)を表示ブロック(9)と同数設け、各バッファメモリ(1
0)から各表示ブロック(9)へデータを並列に転送する。
こうすることにより、各表示ユニット(8)へデータを転
送する速度を遅くすることができ、各表示ユニット(8)
内のメモリ(2a)の読出しタイミングを妨げずにデータ転
送が可能となる。
データ転送を遅くすることによって各表示ユニット(8)
内のメモリ(2a)において読出しのタイミングを妨げるこ
となく、データの書込みが行えることを第４図で説明す
る。第４図において、(a)はバッファメモリが無い場
合、(b)はバッファメモリを設け、データの転送速度を
遅くした場合を示す。各表示ユニット(8)ではデータを
表示するためにメモリ(2a)を周期的に読出すとともに、
表示内容を更進するために表示データの書込みが行われ
るため、第４図のR/Wタイミングで示すように、メモリ
(2a)の読出しと書込みのタイミングが時分割で切り替わ
る。Ｒで示した期間は、メモリ(2a)の読出しが行われ、
Ｗで示した期間は、メモリ(2a)への書込みが行われるも
のとする。第１図に示すようにバッファメモリ(10)が無
い場合は、表示データはデータのサンプリング速度に依
存して第４図(a)に示すようにt1,t2,t3…のタイミング
で各表示ユニットへ転送されるが、この転送速度は一般
に高速であり、読出しタイミングとの同期もとれていな
い。従って第４図にＷで示したユニット内でデータ書込
みのために割当てられた期間データを安定に保持し、メ
モリ(2a)に書込むことが困難である。ここで第３図に示
すように３個のバッファメモリ(10)を設け、これらから
各表示ユニット(8)へ並列にデータを転送すると、第４
図(b)のt1′，t2′，t3′…で示すように、データの転
送速度を遅くすることができる。こうすることによっ
て、表示ユニット(8)内の書込みのために割当てられた
期間、転送すべきデータを十分保持することができ、メ
モリ(2a)へ書込むことができる。また、ケーブルを介し
て各表示ユニット(8)へデータを転送する際は、低速の
方が信号ケーブルを長くとれる。
内のメモリ(2a)において読出しのタイミングを妨げるこ
となく、データの書込みが行えることを第４図で説明す
る。第４図において、(a)はバッファメモリが無い場
合、(b)はバッファメモリを設け、データの転送速度を
遅くした場合を示す。各表示ユニット(8)ではデータを
表示するためにメモリ(2a)を周期的に読出すとともに、
表示内容を更進するために表示データの書込みが行われ
るため、第４図のR/Wタイミングで示すように、メモリ
(2a)の読出しと書込みのタイミングが時分割で切り替わ
る。Ｒで示した期間は、メモリ(2a)の読出しが行われ、
Ｗで示した期間は、メモリ(2a)への書込みが行われるも
のとする。第１図に示すようにバッファメモリ(10)が無
い場合は、表示データはデータのサンプリング速度に依
存して第４図(a)に示すようにt1,t2,t3…のタイミング
で各表示ユニットへ転送されるが、この転送速度は一般
に高速であり、読出しタイミングとの同期もとれていな
い。従って第４図にＷで示したユニット内でデータ書込
みのために割当てられた期間データを安定に保持し、メ
モリ(2a)に書込むことが困難である。ここで第３図に示
すように３個のバッファメモリ(10)を設け、これらから
各表示ユニット(8)へ並列にデータを転送すると、第４
図(b)のt1′，t2′，t3′…で示すように、データの転
送速度を遅くすることができる。こうすることによっ
て、表示ユニット(8)内の書込みのために割当てられた
期間、転送すべきデータを十分保持することができ、メ
モリ(2a)へ書込むことができる。また、ケーブルを介し
て各表示ユニット(8)へデータを転送する際は、低速の
方が信号ケーブルを長くとれる。
バッファメモリ(10)は表示ブロック(9)と同数設けられ
ており、それぞれバッファメモリ(10)から各表示ブロッ
ク(9)内の表示ユニット(8)へデータが転送される。各表
示ブロック(9)には、それぞれ個別に電源(14)が設けら
れており、バッファメモリ(10)と表示ブロック(9)間の
データ転送を正負の信号線により符号の異なる信号成分
の差動信号を用いて行うことによって、表示ブロック
(9)ではノイズの同相成分が打ち消された差動信号を取
り出し、信号を介するノイズを除去でき、また、電源(1
4)を各表示ブロック(9)毎に電気的に分離している。各
表示ブロック(9)ではそれぞれ信号線(15)を介してバッ
ファメモリ(10)から差動信号で転送される表示データを
バッファ(11)で受け、各ユニット(8)の信号入力レベル
へ変換して、ケーブルを介して各表示ユニット(8)へデ
ータを転送する。ケーブルはインピーダンス不整合によ
る信号波形の乱れを防ぐために終端(12)を設ける。こう
することにより、各ユニット(8)への信号の転送を良好
に行うとともに信号及び電源を介してノイズが各表示ユ
ニット(8)へ伝搬されることを軽減することができる。
ており、それぞれバッファメモリ(10)から各表示ブロッ
ク(9)内の表示ユニット(8)へデータが転送される。各表
示ブロック(9)には、それぞれ個別に電源(14)が設けら
れており、バッファメモリ(10)と表示ブロック(9)間の
データ転送を正負の信号線により符号の異なる信号成分
の差動信号を用いて行うことによって、表示ブロック
(9)ではノイズの同相成分が打ち消された差動信号を取
り出し、信号を介するノイズを除去でき、また、電源(1
4)を各表示ブロック(9)毎に電気的に分離している。各
表示ブロック(9)ではそれぞれ信号線(15)を介してバッ
ファメモリ(10)から差動信号で転送される表示データを
バッファ(11)で受け、各ユニット(8)の信号入力レベル
へ変換して、ケーブルを介して各表示ユニット(8)へデ
ータを転送する。ケーブルはインピーダンス不整合によ
る信号波形の乱れを防ぐために終端(12)を設ける。こう
することにより、各ユニット(8)への信号の転送を良好
に行うとともに信号及び電源を介してノイズが各表示ユ
ニット(8)へ伝搬されることを軽減することができる。
［発明の効果］ 以上のように、第１の発明によれば、複数の表示画素を
配列した分割表示部と、該分割表示部に対応するディジ
タル映像信号を記憶するメモリと、該メモリから各画素
のディジタル映像信号を所定時間間隔毎に読出し対応す
る画素のオンオフを制御する制御手段とで表示ユニット
を構成し、この表示ユニットを２次元的に複数配列して
表示画面を構成したので、各表示ユニット毎にメモリの
読み出しを独立して行うことができ、大画面を構成する
場合にもメモリのアクセス速度に制限を受けることなく
表示の制御が可能となる。従って表示ユニット数を任意
に選択することにより任意の画面サイズを選択でき、画
素数や各画素データ量が増えた場合にも各表示ユニット
毎に大量の高解像度の画素表示データを信頼性よく処理
して大画面化及び表示品質の向上を図ることができる表
示装置を提供することができる。
配列した分割表示部と、該分割表示部に対応するディジ
タル映像信号を記憶するメモリと、該メモリから各画素
のディジタル映像信号を所定時間間隔毎に読出し対応す
る画素のオンオフを制御する制御手段とで表示ユニット
を構成し、この表示ユニットを２次元的に複数配列して
表示画面を構成したので、各表示ユニット毎にメモリの
読み出しを独立して行うことができ、大画面を構成する
場合にもメモリのアクセス速度に制限を受けることなく
表示の制御が可能となる。従って表示ユニット数を任意
に選択することにより任意の画面サイズを選択でき、画
素数や各画素データ量が増えた場合にも各表示ユニット
毎に大量の高解像度の画素表示データを信頼性よく処理
して大画面化及び表示品質の向上を図ることができる表
示装置を提供することができる。
また、第２の発明によれば、上記複数の表示ユニットを
信号伝送手段で連結して表示画面を複数の表示ブロック
に分割し、各表示ブロック毎に個別の映像信号供給源と
電源を備えたので、各映像信号供給源から各表示ブロッ
クへデータを並列に転送することにより、各表示ユニッ
トへデータを転送する速度そ遅くすることができ、各表
示ユニット内のメモリの読出しタイミングを妨げずにデ
ータ転送が可能となる。そして、こうすることによっ
て、ディジタル映像信号の走査期間を時間分割し、表示
ユニット内の書込みのために割当てられた期間、転送す
べきデータを十分保持することができ、メモリへ書込む
ことができる。また、ケーブルを介して各表示ユニット
へデータを転送する際は、低速の方が信号ケーブルを長
くとれ、大画面に対応できる。さらに、電源を各表示ブ
ロック毎に電気的に分離してノイズの伝搬を軽減でき、
高解像度のデータ転送の信頼性を向上することができる
等の効果が得られる。
信号伝送手段で連結して表示画面を複数の表示ブロック
に分割し、各表示ブロック毎に個別の映像信号供給源と
電源を備えたので、各映像信号供給源から各表示ブロッ
クへデータを並列に転送することにより、各表示ユニッ
トへデータを転送する速度そ遅くすることができ、各表
示ユニット内のメモリの読出しタイミングを妨げずにデ
ータ転送が可能となる。そして、こうすることによっ
て、ディジタル映像信号の走査期間を時間分割し、表示
ユニット内の書込みのために割当てられた期間、転送す
べきデータを十分保持することができ、メモリへ書込む
ことができる。また、ケーブルを介して各表示ユニット
へデータを転送する際は、低速の方が信号ケーブルを長
くとれ、大画面に対応できる。さらに、電源を各表示ブ
ロック毎に電気的に分離してノイズの伝搬を軽減でき、
高解像度のデータ転送の信頼性を向上することができる
等の効果が得られる。
第１図は複数の表示ユニットを並べて構成した第１の発
明に係る表示装置を示す構成図、第２図は第１図に係る
表示ユニットの構成図、第３図は第２の発明の一実施例
による構成図、第４図は第３図の動作を説明するタイム
チャート、第５図は従来の表示装置の構成図である。 (1)……表示部、(2)……メモリ、 (3)……オン・オフコントロール部、 (4)……AD変換部、 (5)……メモリ書込みコントロール部、 (6)……メモリ読出しコンローラ部、 (8)……表示ユニット、(9)……表示ブロック、 (10)……バッファメモリ、(11)……バッファ、 (12)……終端、(13)……信号線、 (14)……電源、(15)……差動信号線。 なお、図中、同一符号は同一、又は相当部分を示す。
明に係る表示装置を示す構成図、第２図は第１図に係る
表示ユニットの構成図、第３図は第２の発明の一実施例
による構成図、第４図は第３図の動作を説明するタイム
チャート、第５図は従来の表示装置の構成図である。 (1)……表示部、(2)……メモリ、 (3)……オン・オフコントロール部、 (4)……AD変換部、 (5)……メモリ書込みコントロール部、 (6)……メモリ読出しコンローラ部、 (8)……表示ユニット、(9)……表示ブロック、 (10)……バッファメモリ、(11)……バッファ、 (12)……終端、(13)……信号線、 (14)……電源、(15)……差動信号線。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (4)
- 【請求項１】複数の表示素子を配列した分割表示部と、
該分割表示部に表示させる対応する１フィールド分のデ
ィジタル映像信号を記憶するメモリと、該メモリから上
記分割表示部の各表示画素に対するディジタル映像信号
を所定時間間隔毎に読出し対応する上記表示画素のオン
オフを制御する制御手段とで表示ユニットを構成し、こ
の表示ユニットを２次元的に複数配列して表示画面を構
成した表示装置。 - 【請求項２】複数の表示素子を配列した分割表示部と、
該分割表示部に表示させる対応する１フィールド分のデ
ィジタル映像信号を記憶するメモリと、該メモリから上
記分割表示部の各表示画素に対するディジタル映像信号
を所定時間間隔毎に読出し対応する上記表示画素のオン
オフを制御する制御手段とで表示ユニットを構成し、こ
の表示ユニットを２次元的に複数配列して表示画面を構
成すると共に、複数の表示ユニットを信号伝送手段で連
結して表示画面を複数の表示ブロックに分割し、かつ各
表示ブロック毎に対応する上記ディジタル映像信号を並
列に転送する映像信号供給源と給電用電源を個別に備え
た表示装置。 - 【請求項３】上記映像信号供給源はバッファメモリであ
り、ＡＤ変換された映像信号が書込まれ、上記信号伝送
手段を介して各表示ユニットへ送出することを特徴とす
る特許請求の範囲第２項記載の表示装置。 - 【請求項４】上記信号伝送手段は正負の信号線よりな
り、符号の異なる信号成分を表示ブロックに伝送するこ
とで、表示ブロックはその信号成分の差動信号取り出す
ことを特徴とする特許請求の範囲第２項または第３項記
載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095127A JPH0614719B2 (ja) | 1984-05-11 | 1984-05-11 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095127A JPH0614719B2 (ja) | 1984-05-11 | 1984-05-11 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60237775A JPS60237775A (ja) | 1985-11-26 |
| JPH0614719B2 true JPH0614719B2 (ja) | 1994-02-23 |
Family
ID=14129155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59095127A Expired - Lifetime JPH0614719B2 (ja) | 1984-05-11 | 1984-05-11 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614719B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH074008B2 (ja) * | 1986-08-18 | 1995-01-18 | 三菱電機株式会社 | 表示装置 |
| JP2609478B2 (ja) * | 1990-06-22 | 1997-05-14 | 三菱電機株式会社 | テレビ画像表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118480A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Multi-screen display device with enlargement of image |
-
1984
- 1984-05-11 JP JP59095127A patent/JPH0614719B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60237775A (ja) | 1985-11-26 |
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| EXPY | Cancellation because of completion of term |