JPH06121006A - 運用／待機切替え回路 - Google Patents
運用／待機切替え回路Info
- Publication number
- JPH06121006A JPH06121006A JP4269012A JP26901292A JPH06121006A JP H06121006 A JPH06121006 A JP H06121006A JP 4269012 A JP4269012 A JP 4269012A JP 26901292 A JP26901292 A JP 26901292A JP H06121006 A JPH06121006 A JP H06121006A
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- JP
- Japan
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- nand
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- standby
- state
- local system
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- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ２つの系1,系2 の運用要因1,2が同時に非運
用状態"L" から運用状態"H" になった場合に、両系を結
合するNAND1,NAND 2 の両出力の状態"L"/"H"が不定にな
ることの無い、ディジタル通信装置等の運用／待機切替
え回路の提供。 【構成】 二つの系のそれぞれの運用要因が独立にあり
互に切り替えられて運用される運用系1 と待機する待機
系2 とがそれぞれの出力ゲートNAND1,NAND 2 により結
合される運用／待機切替え回路において、自系が運用系
であるか待機系であるかにより自系の運用要因に対する
遅延時間DL1,DL2を制御する遅延制御部11,12 を具え、
自系が運用系である場合は自系の運用要因に対し遅延時
間を与えず、自系が待機系である場合は自系の運用要因
に対し遅延時間を与えてそれぞれの出力ゲートに送出す
るよう構成する。
用状態"L" から運用状態"H" になった場合に、両系を結
合するNAND1,NAND 2 の両出力の状態"L"/"H"が不定にな
ることの無い、ディジタル通信装置等の運用／待機切替
え回路の提供。 【構成】 二つの系のそれぞれの運用要因が独立にあり
互に切り替えられて運用される運用系1 と待機する待機
系2 とがそれぞれの出力ゲートNAND1,NAND 2 により結
合される運用／待機切替え回路において、自系が運用系
であるか待機系であるかにより自系の運用要因に対する
遅延時間DL1,DL2を制御する遅延制御部11,12 を具え、
自系が運用系である場合は自系の運用要因に対し遅延時
間を与えず、自系が待機系である場合は自系の運用要因
に対し遅延時間を与えてそれぞれの出力ゲートに送出す
るよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信装置等
の運用中の現用系を、待機中の予備系に切り替える構成
における運用／待機切替え回路に関する。この運用／待
機切替え回路としては、装置の保守性と信頼性とを向上
させる為のものである故に、回路の状態が不定となるこ
とは許されない。
の運用中の現用系を、待機中の予備系に切り替える構成
における運用／待機切替え回路に関する。この運用／待
機切替え回路としては、装置の保守性と信頼性とを向上
させる為のものである故に、回路の状態が不定となるこ
とは許されない。
【０００２】
【従来の技術】図４に従来の運用／待機切替え回路の構
成を示す。それぞれ独立に運用要因1と運用要因2を有す
る２つの系1,系2 の各出力の結合用として、それぞれ N
AND1,NAND 2を持ち、系1 のNAND 1の出力を他系2 のNAN
D 2の入力とする。そしてNAND 2のもう一つの入力に
は、その系2 の運用要因2が入力される。この回路構成
において、1 つの系1 又は系2が運用可能であれば、そ
の系1 又は系2の運用要因1 又は2は"H" であり、その運
用可能な系1 のNAND 1の出力と系2 のNAND 2の出力は共
に"L" となる。従って、自系1 の運用要因1 が運用状態
"H" であって、他系2 の運用要因2も運用状態"H"であれ
ば、自系1 のNAND 1の入力に他系2 のNAND 2の出力の
"L" が入力されるので、その系1 のNAND 1の出力は"H"
となる、つまり、系1 は待機系となる。この従来構成
で、運用系となるのは、２つの系1,系2 のうち何れか一
方の系に限られる。
成を示す。それぞれ独立に運用要因1と運用要因2を有す
る２つの系1,系2 の各出力の結合用として、それぞれ N
AND1,NAND 2を持ち、系1 のNAND 1の出力を他系2 のNAN
D 2の入力とする。そしてNAND 2のもう一つの入力に
は、その系2 の運用要因2が入力される。この回路構成
において、1 つの系1 又は系2が運用可能であれば、そ
の系1 又は系2の運用要因1 又は2は"H" であり、その運
用可能な系1 のNAND 1の出力と系2 のNAND 2の出力は共
に"L" となる。従って、自系1 の運用要因1 が運用状態
"H" であって、他系2 の運用要因2も運用状態"H"であれ
ば、自系1 のNAND 1の入力に他系2 のNAND 2の出力の
"L" が入力されるので、その系1 のNAND 1の出力は"H"
となる、つまり、系1 は待機系となる。この従来構成
で、運用系となるのは、２つの系1,系2 のうち何れか一
方の系に限られる。
【０００３】
【発明が解決しようとする課題】従来の運用／待機切替
え回路は、図４の構成であった為、２つの系1,系2 の運
用要因1,2が同時に状態"L" から状態"H" に（非運用か
ら運用に）なった場合には、図５のタイムチャートに示
す様に、両系1,2のNAND 1,NAND 2 の両出力が同時に"L"
となり、その為、今度は同時に"H" に、また"L" にと
いうように、出力の状態が不定になるという問題を生じ
ていた。本発明の目的は、２つの系1,系2の運用要因1,2
が同時に非運用状態"L" から運用状態"H" になった場合
に、両系のNAND 1,NAND 2 の両出力の状態が不定になる
ことの無いような運用／待機切替え回路を提供すること
にある。
え回路は、図４の構成であった為、２つの系1,系2 の運
用要因1,2が同時に状態"L" から状態"H" に（非運用か
ら運用に）なった場合には、図５のタイムチャートに示
す様に、両系1,2のNAND 1,NAND 2 の両出力が同時に"L"
となり、その為、今度は同時に"H" に、また"L" にと
いうように、出力の状態が不定になるという問題を生じ
ていた。本発明の目的は、２つの系1,系2の運用要因1,2
が同時に非運用状態"L" から運用状態"H" になった場合
に、両系のNAND 1,NAND 2 の両出力の状態が不定になる
ことの無いような運用／待機切替え回路を提供すること
にある。
【０００４】
【課題を解決するための手段】この目的達成のための本
発明の基本構成を、図１の原理図に示す。図中の11,12
は２系1,2 の入力の運用要因1,2 に対する遅延時間(DL
1,DL2)を制御する各遅延制御回路であり、自系1 又は2
の運用要因1,2と他系2,1のNAND 2の出力又はNAND 1の出
力とにより、即ち自系1,2 が運用系であるか待機系であ
るかにより、自系の運用要因に対する遅延時間(DL1,DL
2)を制御する遅延制御回路(11,12) を具える。そして、
自系が待機系(2)であれば、自系2 の運用要因2に時間遅
延(DL2)を与えたのち自系2のNAND 2へ送出する。自系1
が運用系(1)であれば、自系1の運用要因1 には時間遅延
(DL1)を与えずそのまま自系1のNAND 1へ送出するように
構成する。
発明の基本構成を、図１の原理図に示す。図中の11,12
は２系1,2 の入力の運用要因1,2 に対する遅延時間(DL
1,DL2)を制御する各遅延制御回路であり、自系1 又は2
の運用要因1,2と他系2,1のNAND 2の出力又はNAND 1の出
力とにより、即ち自系1,2 が運用系であるか待機系であ
るかにより、自系の運用要因に対する遅延時間(DL1,DL
2)を制御する遅延制御回路(11,12) を具える。そして、
自系が待機系(2)であれば、自系2 の運用要因2に時間遅
延(DL2)を与えたのち自系2のNAND 2へ送出する。自系1
が運用系(1)であれば、自系1の運用要因1 には時間遅延
(DL1)を与えずそのまま自系1のNAND 1へ送出するように
構成する。
【０００５】
【作用】本発明では、二つの系1,2 の各遅延制御回路1
1, 12が、系1,2 の運用要因1,2と他系2,1のNAND 2,1の
出力とにより、自系1,2 が運用系であるか待機系である
かにより、自系が待機系2であれば、自系2 の運用要因2
に時間遅延(DL2)を与えた後に自系2 のNAND 2へ送出し
入力させる。自系が運用系1であれば、自系1の運用要因
1に時間遅延(DL1)を与えずそのまま自系1のNAND 1へ送
出し入力させる。二つの系1,2 の運用要因1,2 が同時に
非運用状態"L" から運用状態"H" に変化すると、運用系
1 のNAND 1の出力は直ちに状態"L" に変わり確定され、
待機系2 のNAND 2の出力の状態"H" は、一定時間遅延(D
L2)の後に確定される。
1, 12が、系1,2 の運用要因1,2と他系2,1のNAND 2,1の
出力とにより、自系1,2 が運用系であるか待機系である
かにより、自系が待機系2であれば、自系2 の運用要因2
に時間遅延(DL2)を与えた後に自系2 のNAND 2へ送出し
入力させる。自系が運用系1であれば、自系1の運用要因
1に時間遅延(DL1)を与えずそのまま自系1のNAND 1へ送
出し入力させる。二つの系1,2 の運用要因1,2 が同時に
非運用状態"L" から運用状態"H" に変化すると、運用系
1 のNAND 1の出力は直ちに状態"L" に変わり確定され、
待機系2 のNAND 2の出力の状態"H" は、一定時間遅延(D
L2)の後に確定される。
【０００６】
【実施例】図２は本発明の実施例の運用／待機切替え回
路の構成図であり、図３は其の実施例の動作を説明する
ためのタイムチャートである。図２の実施例では、それ
ぞれ独立に運用要因1 と運用要因2とを有する二つの系
1,2 の各運用要因1,2に対する各遅延制御回路11,12
は、それぞれ遅延素子DL1,DL2と、セレクタSEL 1,SEL 2
と、反転素子INV 1,INV 2と、ラッチDFF 1,DFF 2とで
構成され、セレクタSEL 1,SEL 2 は、その S入力が"L"
ならば其の 0入力を選択し, S入力が"H"ならば其の 1入
力を選択して出力とする。また、ラッチDFF 1,DFF 2
は、そのCK入力の立上りエッヂで D入力をラッチし、そ
の反転出力-QをセレクタSEL 1,SEL2 の S入力として出
力する。この回路では、その系の運用要因が運用状態
"H" から非運用状態"L" になった時点で、各自の系の状
態を DFF 1,DFF 2にラッチし、自系が運用系(1)であっ
たならば、そのNANDへの運用要因"H"はそのままNANDへ
入力され、自系が待機系(2)であったならば、そのNAND
へは運用要因"L"に遅延素子DLの遅延が付加されて入力
される。図２の実施例では、系1 が運用系であり、系2
が待機系であるとして、両系1,2 の運用要因1,2 が、先
ず運用状態"H" から非運用状態"L" へ変化し、次に非運
用状態"L" から運用状態"H" に同時に変化した時の動作
を図３のタイムチャートに示す。先ず、(7)系1の運用要
因1 と(8)系2 の運用要因2とが、運用状態"H" から非運
用状態"L" となった時点t1で、運用系1の運用要因1 の
状態"L" を、反転素子INV 1により反転した状態"H" の
クロックCKで、他系2 のNAND 2の出力"L"を、ラッチDFF
1にラッチし、ラッチDFF 1はその反転出力-Qの"H"を、
セレクタSEL 1の S入力とする。そしてセレクタSEL 1
は、その S入力の" H"により、(3)SEL 1出力に示す如
く、その 1入力である系1 の運用要因1 の遅延しないそ
のままの"L" を選択し、NAND 1は、(1)NAND 1出力に示
す如く、状態"L" から状態"H" になる。そして待機系で
ある系2は、運用要因2 の"L"を反転素子INV 2により反
転した状態"H" のクロックCKで、ラッチDFF 2 の D入力
である他系1 のNAND 1出力の"H"をラッチし、その反転
した-Q出力の"L" をセレクタSEL 2 の S入力とし、セレ
クタSEL 2 は、その 0入力である運用要因2 の"L"を遅
延素子DL2 分だけ遅延した出力"L" を、(4)SEL 2出力に
示す如く、出力する。これにより、運用系1 のNAND 1へ
は運用要因1 がそのまま入力され、待機系2 のNAND 2へ
は運用要因2 が遅延素子DL2 分だけ遅延されたのち入力
される。この様にして、次に(7)(8)両系1,2 の運用要因
1,2 が同時に非運用状態"L" から運用状態"H" へ変化し
た時点t2では、運用系1 のセレクタSEL 1 の出力は、
(3)SEL 1出力の如く、直ぐ運用要因1 の"H" を出力し、
NAND 1の出力が、(1)NAND 1出力の如く、状態"L" とな
り、系1 が運用系であることが確定される。そして待機
系2 のセレクタSEL 2 の出力は、(4)SEL 2出力の如く、
前記の状態変化時点t2から運用要因2 が遅延素子DL2 分
だけ遅延された後に、状態"L" から状態"H" へ変化し
て、(2)NAND 2 出力も、状態"H" に確定され、系2が待
機系であることが確定される。
路の構成図であり、図３は其の実施例の動作を説明する
ためのタイムチャートである。図２の実施例では、それ
ぞれ独立に運用要因1 と運用要因2とを有する二つの系
1,2 の各運用要因1,2に対する各遅延制御回路11,12
は、それぞれ遅延素子DL1,DL2と、セレクタSEL 1,SEL 2
と、反転素子INV 1,INV 2と、ラッチDFF 1,DFF 2とで
構成され、セレクタSEL 1,SEL 2 は、その S入力が"L"
ならば其の 0入力を選択し, S入力が"H"ならば其の 1入
力を選択して出力とする。また、ラッチDFF 1,DFF 2
は、そのCK入力の立上りエッヂで D入力をラッチし、そ
の反転出力-QをセレクタSEL 1,SEL2 の S入力として出
力する。この回路では、その系の運用要因が運用状態
"H" から非運用状態"L" になった時点で、各自の系の状
態を DFF 1,DFF 2にラッチし、自系が運用系(1)であっ
たならば、そのNANDへの運用要因"H"はそのままNANDへ
入力され、自系が待機系(2)であったならば、そのNAND
へは運用要因"L"に遅延素子DLの遅延が付加されて入力
される。図２の実施例では、系1 が運用系であり、系2
が待機系であるとして、両系1,2 の運用要因1,2 が、先
ず運用状態"H" から非運用状態"L" へ変化し、次に非運
用状態"L" から運用状態"H" に同時に変化した時の動作
を図３のタイムチャートに示す。先ず、(7)系1の運用要
因1 と(8)系2 の運用要因2とが、運用状態"H" から非運
用状態"L" となった時点t1で、運用系1の運用要因1 の
状態"L" を、反転素子INV 1により反転した状態"H" の
クロックCKで、他系2 のNAND 2の出力"L"を、ラッチDFF
1にラッチし、ラッチDFF 1はその反転出力-Qの"H"を、
セレクタSEL 1の S入力とする。そしてセレクタSEL 1
は、その S入力の" H"により、(3)SEL 1出力に示す如
く、その 1入力である系1 の運用要因1 の遅延しないそ
のままの"L" を選択し、NAND 1は、(1)NAND 1出力に示
す如く、状態"L" から状態"H" になる。そして待機系で
ある系2は、運用要因2 の"L"を反転素子INV 2により反
転した状態"H" のクロックCKで、ラッチDFF 2 の D入力
である他系1 のNAND 1出力の"H"をラッチし、その反転
した-Q出力の"L" をセレクタSEL 2 の S入力とし、セレ
クタSEL 2 は、その 0入力である運用要因2 の"L"を遅
延素子DL2 分だけ遅延した出力"L" を、(4)SEL 2出力に
示す如く、出力する。これにより、運用系1 のNAND 1へ
は運用要因1 がそのまま入力され、待機系2 のNAND 2へ
は運用要因2 が遅延素子DL2 分だけ遅延されたのち入力
される。この様にして、次に(7)(8)両系1,2 の運用要因
1,2 が同時に非運用状態"L" から運用状態"H" へ変化し
た時点t2では、運用系1 のセレクタSEL 1 の出力は、
(3)SEL 1出力の如く、直ぐ運用要因1 の"H" を出力し、
NAND 1の出力が、(1)NAND 1出力の如く、状態"L" とな
り、系1 が運用系であることが確定される。そして待機
系2 のセレクタSEL 2 の出力は、(4)SEL 2出力の如く、
前記の状態変化時点t2から運用要因2 が遅延素子DL2 分
だけ遅延された後に、状態"L" から状態"H" へ変化し
て、(2)NAND 2 出力も、状態"H" に確定され、系2が待
機系であることが確定される。
【０００７】
【発明の効果】以上説明した如く、本発明によれば、運
用系と待機系の運用要因が同時に非運用状態"L" から運
用状態"H" になった時の回路の不定状態を除くことが出
来て、運用要因が非運用状態"L" になる前の運用状態
"H"での運用／待機切替え回路の状態を安定させる効果
が得られる。
用系と待機系の運用要因が同時に非運用状態"L" から運
用状態"H" になった時の回路の不定状態を除くことが出
来て、運用要因が非運用状態"L" になる前の運用状態
"H"での運用／待機切替え回路の状態を安定させる効果
が得られる。
【図１】 本発明の運用／待機切替え回路の基本構成を
示す原理図
示す原理図
【図２】 本発明の実施例の運用／待機切替え回路の構
成図
成図
【図３】 本発明の実施例の動作を説明するためのタイ
ムチャート
ムチャート
【図４】 従来の運用／待機切替え回路の構成例の図
【図５】 従来例の動作説明のためのタイムチャート
１，２は二つの系、11,12は二つの系1,系2 の各遅延制
御部、DL1,DL2 は遅延素子、SEL 1,SEL 2 はセレクタ、
DFF 1,DFF 2 はラッチ、INV 1,INV 2 は反転素子、NAND
1,NAND 2 は二つの系1,系2 の各出力を結合させる為の
ナンドゲートである。
御部、DL1,DL2 は遅延素子、SEL 1,SEL 2 はセレクタ、
DFF 1,DFF 2 はラッチ、INV 1,INV 2 は反転素子、NAND
1,NAND 2 は二つの系1,系2 の各出力を結合させる為の
ナンドゲートである。
Claims (1)
- 【請求項１】 二つの系(1,2) のそれぞれの運用要因が
独立にあり互に切り替えられて運用される運用系(1) と
待機する待機系(2) とがそれぞれの出力のゲート(NAND
1,NAND 2) により結合される運用／待機切替え回路にお
いて、自系が運用系であるか待機系であるかにより自系
の運用要因に対する遅延時間(DL1,DL2)を制御する遅延
制御回路(11,12) を具え、自系が運用系(1)である場合
は自系の運用要因に対し遅延時間(DL1)を与えず、自系
が待機系(2)である場合は自系の運用要因に対し遅延時
間(DL2)を与えてそれぞれの出力ゲート(NAND 1,NAND 2)
へ送出することを特徴とする運用／待機切替え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269012A JPH06121006A (ja) | 1992-10-08 | 1992-10-08 | 運用／待機切替え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269012A JPH06121006A (ja) | 1992-10-08 | 1992-10-08 | 運用／待機切替え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06121006A true JPH06121006A (ja) | 1994-04-28 |
Family
ID=17466446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4269012A Withdrawn JPH06121006A (ja) | 1992-10-08 | 1992-10-08 | 運用／待機切替え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06121006A (ja) |
-
1992
- 1992-10-08 JP JP4269012A patent/JPH06121006A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |