JPH06120840A - デ−タ伸張装置 - Google Patents
デ−タ伸張装置Info
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- JPH06120840A JPH06120840A JP14033392A JP14033392A JPH06120840A JP H06120840 A JPH06120840 A JP H06120840A JP 14033392 A JP14033392 A JP 14033392A JP 14033392 A JP14033392 A JP 14033392A JP H06120840 A JPH06120840 A JP H06120840A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
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- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】
【目的】 デ−タ伸張装置において、１つのデ−タに対
する伸張動作の速度を一定にする。 【構成】 ゼロの長さデ−タは積算手段１０３に入力さ
れる。選択手段１０６ａ、１０６ｂは積算手段１０３と
読み出し番地発生部１０４のどちらか一方と数値デ−タ
１０２とゼロデ−タ１０７のどちらか一方をそれぞれ記
憶手段１０８ａ、１０８ｂに出力する。記憶手段１０８
ａ、１０８ｂは積算手段１０３の出力が入力される時に
は、ゼロデ−タ１０７あるいは数値デ−タ１０２を格納
する。読み出し番地部１０４の出力が入力される時に
は、デ−タの読み出しとゼロデ−タ１０７の格納を行
う。
する伸張動作の速度を一定にする。 【構成】 ゼロの長さデ−タは積算手段１０３に入力さ
れる。選択手段１０６ａ、１０６ｂは積算手段１０３と
読み出し番地発生部１０４のどちらか一方と数値デ−タ
１０２とゼロデ−タ１０７のどちらか一方をそれぞれ記
憶手段１０８ａ、１０８ｂに出力する。記憶手段１０８
ａ、１０８ｂは積算手段１０３の出力が入力される時に
は、ゼロデ−タ１０７あるいは数値デ−タ１０２を格納
する。読み出し番地部１０４の出力が入力される時に
は、デ−タの読み出しとゼロデ−タ１０７の格納を行
う。
Description
【０００１】
【産業上の利用分野】本発明は、まとまったブロック毎
にゼロが続く長さと数値デ−タによりまとめられたデ−
タを伸張するデ−タ伸張装置に関する。
にゼロが続く長さと数値デ−タによりまとめられたデ−
タを伸張するデ−タ伸張装置に関する。
【０００２】
【従来の技術】従来、まとまったブロック毎にゼロが続
く長さと数値デ−タによりまとめられたデ−タを伸張す
る伸張装置としては図３に示すものがあった。図におい
て、選択手段３０３は入力される数値デ−タ３０１とゼ
ロデ−タ３０２のどちらか一方のデ−タを選択し、選択
手段３１１ａ、３１１ｂは読み出し番地発生部３０４の
出力と書き込み番地発生部３０５の出力のどちらか一方
の出力を選択し、記憶手段３１２ａ、３１２ｂは前記選
択手段３０３の出力を前記選択手段３１１ａ、３１１ｂ
の出力が示す番地に格納し、あるいは、前記選択手段３
１１ａ、３１１ｂの出力が示す番地のデ−タを出力し、
比較回路３０９は入力されるゼロの長さデ−タ３０６と
計数回路３０７の出力を比較し、制御部３１０はデ−タ
有効フラグ３０８と前記比較回路３０９の出力を入力し
前記選択手段３０３、３１１ａ、３１１ｂと前記読み出
し番地発生部３０４と前記書き込み番地発生部３０５と
前記計数回路３０７と前記記憶手段３１２ａ、３１２ｂ
に制御信号を、また、外部に伸張完了フラグ３１３を出
力する。
く長さと数値デ−タによりまとめられたデ−タを伸張す
る伸張装置としては図３に示すものがあった。図におい
て、選択手段３０３は入力される数値デ−タ３０１とゼ
ロデ−タ３０２のどちらか一方のデ−タを選択し、選択
手段３１１ａ、３１１ｂは読み出し番地発生部３０４の
出力と書き込み番地発生部３０５の出力のどちらか一方
の出力を選択し、記憶手段３１２ａ、３１２ｂは前記選
択手段３０３の出力を前記選択手段３１１ａ、３１１ｂ
の出力が示す番地に格納し、あるいは、前記選択手段３
１１ａ、３１１ｂの出力が示す番地のデ−タを出力し、
比較回路３０９は入力されるゼロの長さデ−タ３０６と
計数回路３０７の出力を比較し、制御部３１０はデ−タ
有効フラグ３０８と前記比較回路３０９の出力を入力し
前記選択手段３０３、３１１ａ、３１１ｂと前記読み出
し番地発生部３０４と前記書き込み番地発生部３０５と
前記計数回路３０７と前記記憶手段３１２ａ、３１２ｂ
に制御信号を、また、外部に伸張完了フラグ３１３を出
力する。
【０００３】次に動作について説明する。以下では、数
値デ−タとゼロの長さデ−タを４ビットとし、またブロ
ックの単位を８×８とした場合を例にとり、同様に記憶
手段３１２ａ、３１２ｂの格納容量を各々１ブロック単
位分とし、計数回路３０７の初期値を０とする。また、
図４の入力デ−タを用いて説明を行う。なお、図５は記
憶手段３１２ａ、３１２ｂの番地を示す。
値デ−タとゼロの長さデ−タを４ビットとし、またブロ
ックの単位を８×８とした場合を例にとり、同様に記憶
手段３１２ａ、３１２ｂの格納容量を各々１ブロック単
位分とし、計数回路３０７の初期値を０とする。また、
図４の入力デ−タを用いて説明を行う。なお、図５は記
憶手段３１２ａ、３１２ｂの番地を示す。
【０００４】さて、図３において制御部３１０に復号完
了フラグ３０８が入力される。前記復号完了フラグ入力
後、制御部３１０より各ブロックに制御信号が送られ伸
張動作が開始される。最初の数値デ−タ３０１が１で、
ゼロの長さデ−タ３０６が０である。計数回路の初期値
はゼロであるため、比較回路３０９より直ちに制御部３
１０に一致フラグが出力される。前記制御部３１０より
出力される制御信号により、選択手段３０３の出力は数
値デ−タ３０１が選択され、書き込み番地発生部３０５
の出力０番地が選択手段３１１ａにより選択され記憶手
段３１２ａに入力される。さらに前記制御部３１０より
制御信号が出力され、記憶手段３１２ａの０番地に数値
デ−タ３０１のデ−タ、すなわち１が格納される。同時
に前記制御部３１０からは外部に伸張完了フラグ３１３
が、計数回路３０７に初期化用の制御信号が出力され
る。次に、復号完了フラグ３０８が入力され同様の伸張
動作が繰り返される。次の入力デ−タは、数値デ−タ３
０１が３でゼロの長さデ−タ３０６が７である。計数回
路３０７の出力が７になるまで選択手段３０３はゼロデ
−タ３０２を選択し出力する。書き込み番地発生部３０
５からは、計数回路３０７と同期した出力として１番地
からカウントアップする番地が出力され、選択手段３１
１ａを通り記憶手段３１２ａに入力される。制御部３１
０からは記憶手段３１２ａに制御信号が出力され、前記
記憶手段３１２ａの１番地から７番地まで０が格納され
る。前記計数回路３０７の出力がゼロの長さデ−タ３０
６と一致すると比較回路３０９より一致フラグが制御部
３１０に入力される。前記制御部３１０より出力される
制御信号により、選択手段３０３の出力は数値デ−タ３
０１が選択され記憶手段３１２ａに入力される。また書
き込み番地発生手段３０５より８番地が出力され選択手
段３１１ａの出力として前記記憶手段３１２ａに入力さ
れる。前記制御部３１０より出力される制御信号によ
り、前記記憶手段３１２ａの８番地に数値デ−タ３０１
のデ−タ、すなわち３が格納される。同時に前記制御部
３１０からは外部に伸張完了フラグ３１３、計数回路３
０７に初期化用の制御信号が出力される。以下同様の動
作が繰り返され、記憶手段３１２ａの容量分、すなわち
６３番地まで書き込みの動作が完了する。図６は、以上
の伸張動作により記憶手段３１２ａの全番地に数値が格
納された時のデ−タ状態を示したものである。記憶手段
３１２ａを用いた伸張動作の終了後、記憶手段３１２ａ
は、読み出し動作に移る。また、この時書き込み番地発
生部３０５は制御部３１０より出力される制御信号によ
り初期化され０となる。図７は読み出されるデ−タの順
番を示すものである（ジグザグスキャン順と言う）。読
み出し番地発生部３０４より、前記ジグザグスキャン順
の番地が発生され選択手段３１１ａを通り記憶手段３１
２ａに入力される。図８は記憶手段３１２ａより読み出
されるデ−タを示すものである。記憶手段３１２ａが読
み出し動作を実行している間、記憶手段３１２ｂは前記
伸張動作を行っている。記憶手段３１２ａの読み出し動
作終了後、記憶手段３１２ｂは読み出し動作を、また記
憶手段３１２ａは伸張動作に移る。以上のように記憶手
段３１２ａ、３１２ｂの動作を交互に切り換えることに
より伸張動作を行っていた。
了フラグ３０８が入力される。前記復号完了フラグ入力
後、制御部３１０より各ブロックに制御信号が送られ伸
張動作が開始される。最初の数値デ−タ３０１が１で、
ゼロの長さデ−タ３０６が０である。計数回路の初期値
はゼロであるため、比較回路３０９より直ちに制御部３
１０に一致フラグが出力される。前記制御部３１０より
出力される制御信号により、選択手段３０３の出力は数
値デ−タ３０１が選択され、書き込み番地発生部３０５
の出力０番地が選択手段３１１ａにより選択され記憶手
段３１２ａに入力される。さらに前記制御部３１０より
制御信号が出力され、記憶手段３１２ａの０番地に数値
デ−タ３０１のデ−タ、すなわち１が格納される。同時
に前記制御部３１０からは外部に伸張完了フラグ３１３
が、計数回路３０７に初期化用の制御信号が出力され
る。次に、復号完了フラグ３０８が入力され同様の伸張
動作が繰り返される。次の入力デ−タは、数値デ−タ３
０１が３でゼロの長さデ−タ３０６が７である。計数回
路３０７の出力が７になるまで選択手段３０３はゼロデ
−タ３０２を選択し出力する。書き込み番地発生部３０
５からは、計数回路３０７と同期した出力として１番地
からカウントアップする番地が出力され、選択手段３１
１ａを通り記憶手段３１２ａに入力される。制御部３１
０からは記憶手段３１２ａに制御信号が出力され、前記
記憶手段３１２ａの１番地から７番地まで０が格納され
る。前記計数回路３０７の出力がゼロの長さデ−タ３０
６と一致すると比較回路３０９より一致フラグが制御部
３１０に入力される。前記制御部３１０より出力される
制御信号により、選択手段３０３の出力は数値デ−タ３
０１が選択され記憶手段３１２ａに入力される。また書
き込み番地発生手段３０５より８番地が出力され選択手
段３１１ａの出力として前記記憶手段３１２ａに入力さ
れる。前記制御部３１０より出力される制御信号によ
り、前記記憶手段３１２ａの８番地に数値デ−タ３０１
のデ−タ、すなわち３が格納される。同時に前記制御部
３１０からは外部に伸張完了フラグ３１３、計数回路３
０７に初期化用の制御信号が出力される。以下同様の動
作が繰り返され、記憶手段３１２ａの容量分、すなわち
６３番地まで書き込みの動作が完了する。図６は、以上
の伸張動作により記憶手段３１２ａの全番地に数値が格
納された時のデ−タ状態を示したものである。記憶手段
３１２ａを用いた伸張動作の終了後、記憶手段３１２ａ
は、読み出し動作に移る。また、この時書き込み番地発
生部３０５は制御部３１０より出力される制御信号によ
り初期化され０となる。図７は読み出されるデ−タの順
番を示すものである（ジグザグスキャン順と言う）。読
み出し番地発生部３０４より、前記ジグザグスキャン順
の番地が発生され選択手段３１１ａを通り記憶手段３１
２ａに入力される。図８は記憶手段３１２ａより読み出
されるデ−タを示すものである。記憶手段３１２ａが読
み出し動作を実行している間、記憶手段３１２ｂは前記
伸張動作を行っている。記憶手段３１２ａの読み出し動
作終了後、記憶手段３１２ｂは読み出し動作を、また記
憶手段３１２ａは伸張動作に移る。以上のように記憶手
段３１２ａ、３１２ｂの動作を交互に切り換えることに
より伸張動作を行っていた。
【０００５】
【発明が解決しようとする課題】従来のデ−タ伸張装置
は、上記のように構成されていたので、１つのデ−タに
対する伸張動作がゼロが続く長さに依存するため伸張装
置へのデ−タ転送のタイミングの制御がむずかしく、そ
のため伸張装置前段部にデ−タ転送用のバッファ等が必
要になり、そのため回路の規模が大きく、かつ複雑とな
る欠点があった。
は、上記のように構成されていたので、１つのデ−タに
対する伸張動作がゼロが続く長さに依存するため伸張装
置へのデ−タ転送のタイミングの制御がむずかしく、そ
のため伸張装置前段部にデ−タ転送用のバッファ等が必
要になり、そのため回路の規模が大きく、かつ複雑とな
る欠点があった。
【０００６】本発明では、ゼロを伸張する動作を無くし
ただ数値デ−タのみの格納動作だけで伸張動作が行える
ようにし、１つの伸張動作が一定時間で終わるようにす
ることを目的としている。
ただ数値デ−タのみの格納動作だけで伸張動作が行える
ようにし、１つの伸張動作が一定時間で終わるようにす
ることを目的としている。
【０００７】
【課題を解決するための手段】本発明は、ゼロの長さに
対応した数値を積算する積算手段と、決められた順番に
よる読み出し番地を発生する読み出し番地発生部と、前
記積算手段の出力と前記読み出し番地部の出力の内のど
ちらか一方の出力を選択し、かつ、前記数値デ−タとゼ
ロデ−タの内のどちらか一方の出力とを選択する２つ以
上の選択手段と、前記選択手段の出力の内、前記積算値
を書き込み番地とし前記ゼロデ−タあるいは前記数値デ
−タを格納し、かつ、前記読み出し番地発生部の出力番
地のデ−タを読み出し、読み出し後直ちにゼロデータを
同じ番地に格納する２ブロック単位以上の記憶手段を設
けることで１つのデ−タに対する伸張動作の速度を一定
にするように計るものである。
対応した数値を積算する積算手段と、決められた順番に
よる読み出し番地を発生する読み出し番地発生部と、前
記積算手段の出力と前記読み出し番地部の出力の内のど
ちらか一方の出力を選択し、かつ、前記数値デ−タとゼ
ロデ−タの内のどちらか一方の出力とを選択する２つ以
上の選択手段と、前記選択手段の出力の内、前記積算値
を書き込み番地とし前記ゼロデ−タあるいは前記数値デ
−タを格納し、かつ、前記読み出し番地発生部の出力番
地のデ−タを読み出し、読み出し後直ちにゼロデータを
同じ番地に格納する２ブロック単位以上の記憶手段を設
けることで１つのデ−タに対する伸張動作の速度を一定
にするように計るものである。
【０００８】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。
しながら説明する。
【０００９】図１は本発明の一実施例におけるデ−タ伸
張装置のブロック図を示したものである。図において、
積算手段１０３は外部より入力されるゼロの長さデ−タ
１０１に１を加えたデ−タを積算し、読み出し番地発生
部１０４は決められた順序に従った番地を発生し、選択
手段１０６ａ、１０６ｂは前記積算手段１０３の出力と
前記読み出し番地発生部１０４と後記制御部１０５の出
力の内のどれかか一方のデ−タと、さらに外部より入力
される数値デ−タ１０２とゼロデ−タ１０７の内のどち
らか一方のデ−タとを選択して出力し、記憶手段１０８
ａ、１０８ｂは前記選択手段１０６ａ，１０６ｂにより
選択される前記積算手段１０３の出力、前記読み出し番
地発生部１０４の出力、あるいは後記制御部１０５の出
力で示される番地に、前記選択手段１０６ａ，１０６ｂ
により選択される前記数値デ−タ１０２、あるいはゼロ
デ−タ１０７を格納し、あるいは前記選択手段１０６
ａ、１０６ｂにより選択される読み出し番地発生部１０
４の出力が示すデ−タを読み出し、制御部１０５は前記
積算手段１０３の出力を入力し、かつ、前記積算手段１
０３と前記読み出し番地発生部１０４と選択手段１０６
ａ、１０６ｂと前記記憶手段１０８ａ、１０８ｂに制御
信号を出力し、また、外部にデ−タストップ信号１０９
を出力する。
張装置のブロック図を示したものである。図において、
積算手段１０３は外部より入力されるゼロの長さデ−タ
１０１に１を加えたデ−タを積算し、読み出し番地発生
部１０４は決められた順序に従った番地を発生し、選択
手段１０６ａ、１０６ｂは前記積算手段１０３の出力と
前記読み出し番地発生部１０４と後記制御部１０５の出
力の内のどれかか一方のデ−タと、さらに外部より入力
される数値デ−タ１０２とゼロデ−タ１０７の内のどち
らか一方のデ−タとを選択して出力し、記憶手段１０８
ａ、１０８ｂは前記選択手段１０６ａ，１０６ｂにより
選択される前記積算手段１０３の出力、前記読み出し番
地発生部１０４の出力、あるいは後記制御部１０５の出
力で示される番地に、前記選択手段１０６ａ，１０６ｂ
により選択される前記数値デ−タ１０２、あるいはゼロ
デ−タ１０７を格納し、あるいは前記選択手段１０６
ａ、１０６ｂにより選択される読み出し番地発生部１０
４の出力が示すデ−タを読み出し、制御部１０５は前記
積算手段１０３の出力を入力し、かつ、前記積算手段１
０３と前記読み出し番地発生部１０４と選択手段１０６
ａ、１０６ｂと前記記憶手段１０８ａ、１０８ｂに制御
信号を出力し、また、外部にデ−タストップ信号１０９
を出力する。
【００１０】次に、前記図４に示した入力デ−タに従っ
て動作について説明する。なお、従来例同様数値デ−タ
とゼロの長さデ−タを４ビットとし、またブロックの単
位を８×８とした場合を例にとり、記憶手段１０８ａ、
１０８ｂの格納容量を各々１ブロック単位分とする。ま
た、積算手段１０３の初期値はマイナス１とする。
て動作について説明する。なお、従来例同様数値デ−タ
とゼロの長さデ−タを４ビットとし、またブロックの単
位を８×８とした場合を例にとり、記憶手段１０８ａ、
１０８ｂの格納容量を各々１ブロック単位分とする。ま
た、積算手段１０３の初期値はマイナス１とする。
【００１１】まず伸張動作を開始する前に、選択手段１
０６ａ、１０６ｂ両方とも制御部１０５の出力とゼロデ
−タ１０７を選択する。前記制御部１０５の出力は、０
番地から６３番地までカウントアップする信号である。
このようにして、記憶手段１０８ａ、１０８ｂに０番地
から６３番地まで全て０を格納し、前記記憶手段１０８
ａ、１０８ｂの初期化を行う。この初期化動作後、伸張
動作を開始する。
０６ａ、１０６ｂ両方とも制御部１０５の出力とゼロデ
−タ１０７を選択する。前記制御部１０５の出力は、０
番地から６３番地までカウントアップする信号である。
このようにして、記憶手段１０８ａ、１０８ｂに０番地
から６３番地まで全て０を格納し、前記記憶手段１０８
ａ、１０８ｂの初期化を行う。この初期化動作後、伸張
動作を開始する。
【００１２】まず、ゼロの長さデ−タ１０１として０が
数値デ−タ１０２として１が入力される。積算手段１０
３でゼロの長さと積算値と１の積算演算が行われ積算出
力として０が出力される。選択手段１０６ａは、前記積
算手段出力１０３と前記数値デ−タ１０２を選択して記
憶手段１０８ａに出力する。記憶手段１０８ａは、前記
選択手段１０６ａで選択された前記積算手段１０３の出
力で示される番地に、前記選択手段１０６ａで選択され
た数値デ−タ１０２を格納する。デ−タ格納後、次の入
力デ−タが外部より入力される。ゼロの長さデ−タ１０
１として７が、数値デ−タ１０２として３が入力され
る。積算手段１０３でゼロの長さと積算値と１の積算演
算が行われ積算出力として８が出力される。選択手段１
０６ａは、前記積算手段出力１０３と前記数値デ−タ１
０２を選択して記憶手段１０８ａに出力する。記憶手段
１０８ａは、前記選択手段１０６ａで選択された前記積
算手段１０３の出力で示される番地、すなわち８番地
に、前記選択手段１０６ａで選択された数値デ−タ１０
２のデ−タである３を格納する。以上と同様の動作を記
憶手段１０８ａでの伸張が終わるまで繰り返す。図２
は、前記伸張動作により記憶手段１０８ａに選択手段１
０６ａを通して入力される積算手段１０３の出力と数値
デ−タ１０２である。伸張後の記憶手段１０８ａの格納
状態は、前記図５と同様のものとなる。前記伸張動作終
了後、積算手段１０３は制御部１０５からの制御信号に
より初期化されマイナス１となる。次に記憶手段１０８
ａは、読み出し動作に移る。この時、選択手段１０６ａ
は読み出し番地発生部１０４の出力とゼロデ−タ１０７
を選択して出力する。前記読み出し番地発生部１０４
は、図７で示されるジグザグスキャン順の番地を出力す
る。読み出し動作時には記憶手段１０８ａは、倍のサイ
クル速度でなされる。すなわち１つの読み出し番地に対
する読み出し動作後、同じ番地に０を格納し前記記憶手
段１０８ａの初期化動作を時分割にて行い、読み出し後
全ての番地に０が格納されるようにする。前記記憶手段
１０８ａが、読み出し動作を行っている時、記憶手段１
０８ｂを用いた伸張動作を平行して行う。前記記憶手段
１０８ａの読み出し動作が終わらない内に、前記記憶手
段１０８ｂの伸張動作が終了した場合には、外部に対し
てデ−タストップ信号１０９を出力するとともに伸張動
作を停止する。前記記憶手段１０８ａの読み出し動作終
了後、前記記憶手段１０８ａは伸張動作に、前記記憶手
段１０８ｂは読み出し動作に各々移り、なおかつ、前記
デ−タストップ信号１０９を解除する。
数値デ−タ１０２として１が入力される。積算手段１０
３でゼロの長さと積算値と１の積算演算が行われ積算出
力として０が出力される。選択手段１０６ａは、前記積
算手段出力１０３と前記数値デ−タ１０２を選択して記
憶手段１０８ａに出力する。記憶手段１０８ａは、前記
選択手段１０６ａで選択された前記積算手段１０３の出
力で示される番地に、前記選択手段１０６ａで選択され
た数値デ−タ１０２を格納する。デ−タ格納後、次の入
力デ−タが外部より入力される。ゼロの長さデ−タ１０
１として７が、数値デ−タ１０２として３が入力され
る。積算手段１０３でゼロの長さと積算値と１の積算演
算が行われ積算出力として８が出力される。選択手段１
０６ａは、前記積算手段出力１０３と前記数値デ−タ１
０２を選択して記憶手段１０８ａに出力する。記憶手段
１０８ａは、前記選択手段１０６ａで選択された前記積
算手段１０３の出力で示される番地、すなわち８番地
に、前記選択手段１０６ａで選択された数値デ−タ１０
２のデ−タである３を格納する。以上と同様の動作を記
憶手段１０８ａでの伸張が終わるまで繰り返す。図２
は、前記伸張動作により記憶手段１０８ａに選択手段１
０６ａを通して入力される積算手段１０３の出力と数値
デ−タ１０２である。伸張後の記憶手段１０８ａの格納
状態は、前記図５と同様のものとなる。前記伸張動作終
了後、積算手段１０３は制御部１０５からの制御信号に
より初期化されマイナス１となる。次に記憶手段１０８
ａは、読み出し動作に移る。この時、選択手段１０６ａ
は読み出し番地発生部１０４の出力とゼロデ−タ１０７
を選択して出力する。前記読み出し番地発生部１０４
は、図７で示されるジグザグスキャン順の番地を出力す
る。読み出し動作時には記憶手段１０８ａは、倍のサイ
クル速度でなされる。すなわち１つの読み出し番地に対
する読み出し動作後、同じ番地に０を格納し前記記憶手
段１０８ａの初期化動作を時分割にて行い、読み出し後
全ての番地に０が格納されるようにする。前記記憶手段
１０８ａが、読み出し動作を行っている時、記憶手段１
０８ｂを用いた伸張動作を平行して行う。前記記憶手段
１０８ａの読み出し動作が終わらない内に、前記記憶手
段１０８ｂの伸張動作が終了した場合には、外部に対し
てデ−タストップ信号１０９を出力するとともに伸張動
作を停止する。前記記憶手段１０８ａの読み出し動作終
了後、前記記憶手段１０８ａは伸張動作に、前記記憶手
段１０８ｂは読み出し動作に各々移り、なおかつ、前記
デ−タストップ信号１０９を解除する。
【００１３】このように記憶手段１０８ａ、１０８ｂの
動作を交互に切り換えることで伸張動作を実行すること
ができる。
動作を交互に切り換えることで伸張動作を実行すること
ができる。
【００１４】以上述べた構成により、１つのデ−タに対
しての伸張動作の速度を一定にすることができる。
しての伸張動作の速度を一定にすることができる。
【００１５】なお、上記ではブロックの単位を８×８に
したがこれは任意のブロックの単位に対しても同様の効
果がある。さらに、読み出し時に決められた順序（上記
ではジグザグスキャン順）で読み出していたが、これは
書き込み時に決められた順に書き込む方式でも同様であ
る。また、ゼロデ−タを外部より自由に書き込めるよう
にしても同様である。
したがこれは任意のブロックの単位に対しても同様の効
果がある。さらに、読み出し時に決められた順序（上記
ではジグザグスキャン順）で読み出していたが、これは
書き込み時に決められた順に書き込む方式でも同様であ
る。また、ゼロデ−タを外部より自由に書き込めるよう
にしても同様である。
【００１６】
【発明の効果】以上のように、本発明によれば１つのデ
−タに対しての伸張動作の速度が一定になるため、伸張
装置の前段部にバッファ等がいらなくなり回路規模の小
規模化と簡単化が可能となる。
−タに対しての伸張動作の速度が一定になるため、伸張
装置の前段部にバッファ等がいらなくなり回路規模の小
規模化と簡単化が可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施例を示すブロック図。
【図２】 本発明における積算手段１０３の動作説明
図。
図。
【図３】 従来例におけるブロック図。
【図４】 従来例、および本発明の説明に用いた入力デ
−タ図。
−タ図。
【図５】 従来例、および本発明における記憶手段１０
８ａ、１０８ｂ、３１２ａ、３１２ｂの番地図。
８ａ、１０８ｂ、３１２ａ、３１２ｂの番地図。
【図６】 従来例、および本発明における記憶手段１０
８ａ、３１２ａに伸張後の状態を示す図。
８ａ、３１２ａに伸張後の状態を示す図。
【図７】 従来例、および本発明における記憶手段１０
８ａ、１０８ｂ、３１２ａ、３１２ｂの読み出し順序を
示す図。
８ａ、１０８ｂ、３１２ａ、３１２ｂの読み出し順序を
示す図。
【図８】 従来例、および本発明における記憶手段１０
８ａ、３１２ａより読み出されるデ−タを示す図。
８ａ、３１２ａより読み出されるデ−タを示す図。
１０１ ゼロの長さデ−タ １０２ 数値デ−タ １０３ 積算手段 １０４ 読み出し番地発生部 １０５ 制御部 １０６ａ、１０６ｂ 選択手段 １０７ ゼロデ−タ １０８ａ、１０８ｂ 記憶手段 １０９ デ−タストップ信号 ３０１ 数値デ−タ ３０２ ゼロデ−タ ３０３ 選択手段 ３０４ 読み出し番地発生部 ３０５ 書き込み番地発生部 ３０６ ゼロの長さデ−タ ３０７ 計数回路 ３０８ 復号完了フラグ ３０９ 比較回路 ３１０ 制御部 ３１１ａ、３１１ｂ 選択手段 ３１２ａ、３１２ｂ 記憶手段
Claims (3)
- 【請求項１】 デ−タをまとまった単位でブロック化
し、ブロック毎にゼロが続く長さと数値デ−タによりま
とめられたデ−タを順次伸張するデ−タ伸張装置におい
て、ゼロの長さに対応した数値を積算する積算手段と、
決められた順番による読み出し番地を発生する読み出し
番地発生部と、前記積算手段の出力と前記読み出し番地
部の出力の内のどちらか一方の出力を選択し、かつ、前
記数値デ−タとゼロデ−タの内のどちらか一方の出力と
を選択する２つ以上の選択手段と、前記選択手段の出力
の内、前記積算値を書き込み番地とし前記ゼロデ−タあ
るいは前記数値デ−タを格納し、かつ、前記読み出し番
地発生部の出力番地のデ−タを読み出し、読み出し後直
ちにゼロデータを同じ番地に格納する２ブロック単位以
上の記憶手段よりなることを特徴とするデ−タ伸張装
置。 - 【請求項２】 書き込み時に決められた順により書き込
み番地を発生することを特徴とする請求項１記載のデ−
タ伸張装置。 - 【請求項３】 ゼロデ−タを外部より書き込めるように
したことを特徴とする請求項１記載のデ−タ伸張装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14033392A JP3136191B2 (ja) | 1992-06-01 | 1992-06-01 | デ−タ伸張装置 |
| KR1019930009576A KR100314481B1 (ko) | 1992-06-01 | 1993-05-31 | 데이타신장장치 |
| US08/070,121 US5553260A (en) | 1992-06-01 | 1993-06-01 | Apparatus for expanding compressed binary data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14033392A JP3136191B2 (ja) | 1992-06-01 | 1992-06-01 | デ−タ伸張装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120840A true JPH06120840A (ja) | 1994-04-28 |
| JP3136191B2 JP3136191B2 (ja) | 2001-02-19 |
Family
ID=15266390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14033392A Expired - Fee Related JP3136191B2 (ja) | 1992-06-01 | 1992-06-01 | デ−タ伸張装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5553260A (ja) |
| JP (1) | JP3136191B2 (ja) |
| KR (1) | KR100314481B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08228350A (ja) * | 1995-02-21 | 1996-09-03 | Nec Corp | ゼロラン展開回路およびゼロラン展開方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867732A (en) * | 1996-03-15 | 1999-02-02 | Adaptec, Inc. | Hardware method for verifying that an area of memory has only zero values |
| US5881250A (en) * | 1996-03-15 | 1999-03-09 | Adaptec, Inc. | Host adapter system including an integrated PCI buffer controller and XOR function circuit |
| US5991861A (en) * | 1996-03-15 | 1999-11-23 | Adaptec, Inc. | Method of enabling and disabling a data function in an integrated circuit |
| KR100588894B1 (ko) * | 2004-05-06 | 2006-06-09 | 주식회사 대우일렉트로닉스 | 픽업 유닛의 대물렌즈 먼지 제거장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237460A (en) * | 1990-12-14 | 1993-08-17 | Ceram, Inc. | Storage of compressed data on random access storage devices |
-
1992
- 1992-06-01 JP JP14033392A patent/JP3136191B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-31 KR KR1019930009576A patent/KR100314481B1/ko not_active IP Right Cessation
- 1993-06-01 US US08/070,121 patent/US5553260A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08228350A (ja) * | 1995-02-21 | 1996-09-03 | Nec Corp | ゼロラン展開回路およびゼロラン展開方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5553260A (en) | 1996-09-03 |
| KR940006351A (ko) | 1994-03-23 |
| KR100314481B1 (ko) | 2001-12-28 |
| JP3136191B2 (ja) | 2001-02-19 |
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