JPH06112767A - スイッチされる低損失減衰器 - Google Patents
スイッチされる低損失減衰器Info
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- JPH06112767A JPH06112767A JP3217386A JP21738691A JPH06112767A JP H06112767 A JPH06112767 A JP H06112767A JP 3217386 A JP3217386 A JP 3217386A JP 21738691 A JP21738691 A JP 21738691A JP H06112767 A JPH06112767 A JP H06112767A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
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- Networks Using Active Elements (AREA)
Abstract
(57)【要約】 （修正有）
【構成】抵抗器６４、６６に直列な複数のＦＥＴ５２、
５６、６０及び５４、５８、６６はそれぞれ直列抵抗器
の一つに並列に接続されている。各ＦＥＴは、同じゲー
トサイズであり他の直列抵抗に関連するＦＥＴと共同し
て制御され（Ｒ１１〜Ｒ１３）、直列の線内抵抗と並列
に、ＦＥＴスイッチが接続されている。異なるゲート幅
のＦＥＴ６８、７０、７２は並列に接続され、グランド
へ２つの線内抵抗器の切替により別々に制御出来る（Ｒ
２１〜Ｒ２３）。最終的に、ＦＥＴ８４、８６及び８
８、９０の複数の対８０、８２は、入力端子と出力端子
をグランドに接続する。それぞれの対を構成するＦＥＴ
は、同じ幅のゲートを持ち、共同して制御出来る（Ｒ３
１、Ｒ３２）。異なる対のＦＥＴは、異なる幅を持ち、
異なる値の抵抗器９２、９４、９６、９８と直列であ
る。 【効果】π、Ｔ、及び二重πのような異なる減衰器構
成、及び離散減衰レベルが生成される。
５６、６０及び５４、５８、６６はそれぞれ直列抵抗器
の一つに並列に接続されている。各ＦＥＴは、同じゲー
トサイズであり他の直列抵抗に関連するＦＥＴと共同し
て制御され（Ｒ１１〜Ｒ１３）、直列の線内抵抗と並列
に、ＦＥＴスイッチが接続されている。異なるゲート幅
のＦＥＴ６８、７０、７２は並列に接続され、グランド
へ２つの線内抵抗器の切替により別々に制御出来る（Ｒ
２１〜Ｒ２３）。最終的に、ＦＥＴ８４、８６及び８
８、９０の複数の対８０、８２は、入力端子と出力端子
をグランドに接続する。それぞれの対を構成するＦＥＴ
は、同じ幅のゲートを持ち、共同して制御出来る（Ｒ３
１、Ｒ３２）。異なる対のＦＥＴは、異なる幅を持ち、
異なる値の抵抗器９２、９４、９６、９８と直列であ
る。 【効果】π、Ｔ、及び二重πのような異なる減衰器構
成、及び離散減衰レベルが生成される。
Description
【０００１】
【産業上の利用分野】本発明は減衰器に関し、特に素子
構成と減衰値の変化のためにスイッチされる抵抗性素子
により形成される減衰器に関するものである。
構成と減衰値の変化のためにスイッチされる抵抗性素子
により形成される減衰器に関するものである。
【０００２】
【従来の技術】電圧制御可変減衰器は各種のスイッチ用
と同様に自動利得制御回路用に広く使用されている。広
帯域マイクロ波増幅器では、利得変動の温度補償のため
に絶対に必要である。
と同様に自動利得制御回路用に広く使用されている。広
帯域マイクロ波増幅器では、利得変動の温度補償のため
に絶対に必要である。
【０００３】歴史的には、可変減衰はＰＩＮダイオード
と一対のハイブリッドカプラにより実現されている。し
かしながら、これらの減衰器の周波数特性はハイブリッ
ドカプラの帯域幅により制限される。更に重要なことに
は、これらの減衰器はＰＩＮダイオードのためにＧａＡ
ｓモノリシック集積回路には適合していない。
と一対のハイブリッドカプラにより実現されている。し
かしながら、これらの減衰器の周波数特性はハイブリッ
ドカプラの帯域幅により制限される。更に重要なことに
は、これらの減衰器はＰＩＮダイオードのためにＧａＡ
ｓモノリシック集積回路には適合していない。
【０００４】この両立性の無さの結果として、ＧａＡｓ
モノリシック集積回路として組み立てられる、少なくと
も４つの型の可変減衰器が開発された。これらのうち、
最初の２つは、”ＧａＡｓ Ｍｏｎｏｌｉｔｈｉｃ Ｗ
ｉｄｅｂａｎｄ（２−１８ＧＨｚ）Ｖａｒｉａｂｌｅ
Ａｔｔｅｎｕａｔｏｒｓ”、ＩＥＥＥ ＭＴＴ−ＳＤｉ
ｇｅｓｔ、１９８２年、４７９−４８１ページにおい
て、Ｔａｊｉｍａ等により述べられているように、Ｔ又
はπ構成のＦＥＴ（電界効果トランジスタ）を用いてい
る。これらの基本的構成では、しかしながら、ＦＥＴの
寄生容量により、最大最小両方の減衰状態での減衰器の
高周波特性が悪化させられる。
モノリシック集積回路として組み立てられる、少なくと
も４つの型の可変減衰器が開発された。これらのうち、
最初の２つは、”ＧａＡｓ Ｍｏｎｏｌｉｔｈｉｃ Ｗ
ｉｄｅｂａｎｄ（２−１８ＧＨｚ）Ｖａｒｉａｂｌｅ
Ａｔｔｅｎｕａｔｏｒｓ”、ＩＥＥＥ ＭＴＴ−ＳＤｉ
ｇｅｓｔ、１９８２年、４７９−４８１ページにおい
て、Ｔａｊｉｍａ等により述べられているように、Ｔ又
はπ構成のＦＥＴ（電界効果トランジスタ）を用いてい
る。これらの基本的構成では、しかしながら、ＦＥＴの
寄生容量により、最大最小両方の減衰状態での減衰器の
高周波特性が悪化させられる。
【０００５】この基本的構成の修正は、従って、この基
本的限界に打ち勝つように開発されてきた。修正された
Ｔ構成は、”ＤＣ−５０ＧＨｚ ＭＭＩＣ Ｖａｒｉａ
ｂｌｅ Ａｔｔｅｎｕａｔｏｒ ｗｉｔｈ ａ ３０ｄ
Ｂ Ｄｙｎａｍｉｃ Ｒａｎｇｅ”、ＩＥＥＥ ＭＴＴ
−Ｓ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ、１９８８
年、４９９−５０２ページにおいて、Ｋｏｎｄｏｈによ
り述べられている。この構成では４つのＦＥＴ分路セル
を別々にするために、高インピーダンス線の使用が必要
である。
本的限界に打ち勝つように開発されてきた。修正された
Ｔ構成は、”ＤＣ−５０ＧＨｚ ＭＭＩＣ Ｖａｒｉａ
ｂｌｅ Ａｔｔｅｎｕａｔｏｒ ｗｉｔｈ ａ ３０ｄ
Ｂ Ｄｙｎａｍｉｃ Ｒａｎｇｅ”、ＩＥＥＥ ＭＴＴ
−Ｓ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ、１９８８
年、４９９−５０２ページにおいて、Ｋｏｎｄｏｈによ
り述べられている。この構成では４つのＦＥＴ分路セル
を別々にするために、高インピーダンス線の使用が必要
である。
【０００６】他のアプローチとしてはブリッジＴ構成と
呼ばれる、”Ｓｕｒｆａｃｅ−Ｍｏｕｎｔｅｄ ＧａＡ
ｓ Ａｃｔｉｖｅ Ｓｐｌｉｔｔｅｒ ａｎｄ Ａｔｔ
ｅｎｕａｔｏｒ ＭＭＩＣ’ｓ Ｕｓｅｄ ｉｎ ａ
１−１０−ＧＨｚ Ｌｅｖｅｌｉｎｇ Ｌｏｏｐ”、Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏ
ｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅ
ｓ、Ｖｏｌ．ＭＴＴ−３４、Ｎｏ．１２、１９８６年１
２月、１５６９−１５７５ページにおいて、Ｂａｒｔａ
等により述べられている。この回路は、線形範囲で動作
させられる２つのＦＥＴの制御を単一制御入力に減らす
ために、基準（二重）セルと演算増幅器を用いる。
呼ばれる、”Ｓｕｒｆａｃｅ−Ｍｏｕｎｔｅｄ ＧａＡ
ｓ Ａｃｔｉｖｅ Ｓｐｌｉｔｔｅｒ ａｎｄ Ａｔｔ
ｅｎｕａｔｏｒ ＭＭＩＣ’ｓ Ｕｓｅｄ ｉｎ ａ
１−１０−ＧＨｚ Ｌｅｖｅｌｉｎｇ Ｌｏｏｐ”、Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏ
ｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅ
ｓ、Ｖｏｌ．ＭＴＴ−３４、Ｎｏ．１２、１９８６年１
２月、１５６９−１５７５ページにおいて、Ｂａｒｔａ
等により述べられている。この回路は、線形範囲で動作
させられる２つのＦＥＴの制御を単一制御入力に減らす
ために、基準（二重）セルと演算増幅器を用いる。
【０００７】３番目のアプローチは、基準パスと選択的
に交換される縦読スイッチ可能減衰回路を用いることで
ある。この様なアプローチは、”Ａ ０．０５− ｔｏ
１４−ＧＨｚ ５−Ｂｉｔ Ｄｉｇｉｔａｌ Ａｔｔ
ｅｎｕａｔｏｒ”、ＧａＡｓＩＣ Ｓｙｍｐｏｓｉｕ
ｍ、ＩＥＥＥ、１９８７年、２３１−２３４ページにお
いて、Ｇｕｐｔａ等により発表されている。Ｔネットワ
ークはそれぞれディジタル的に選択できる減衰パスのセ
グメント用に使用されている。各ビットの減衰率は異な
るＦＥＴゲート幅と分路抵抗器の値を用いて規定され
る。
に交換される縦読スイッチ可能減衰回路を用いることで
ある。この様なアプローチは、”Ａ ０．０５− ｔｏ
１４−ＧＨｚ ５−Ｂｉｔ Ｄｉｇｉｔａｌ Ａｔｔ
ｅｎｕａｔｏｒ”、ＧａＡｓＩＣ Ｓｙｍｐｏｓｉｕ
ｍ、ＩＥＥＥ、１９８７年、２３１−２３４ページにお
いて、Ｇｕｐｔａ等により発表されている。Ｔネットワ
ークはそれぞれディジタル的に選択できる減衰パスのセ
グメント用に使用されている。各ビットの減衰率は異な
るＦＥＴゲート幅と分路抵抗器の値を用いて規定され
る。
【０００８】４番目のアプローチは、”Ａ Ｍｉｃｒｏ
ｗａｖｅ Ｐｈａｓｅ ａｎｄ Ｇａｉｎ Ｃｏｎｔｒ
ｏｌｌｅｒ Ｗｉｔｈ Ｓｅｇｍｅｎｔｅｄ−Ｄｕａｌ
−Ｇａｔｅ ＭＥＳＦＥＴｓ ｉｎ ＧａＡｓ ＭＭＩ
Ｃｓ”、ＩＥＥＥ ＭＴＴ−Ｓ Ｍｏｎｏｌｉｔｈｉｃ
Ｓｙｍｐｏｓｉｕｍ、１９８４年、１−５ページにお
いて、Ｈｗａｎｇ等により述べられているように、セグ
メント化された二重ゲートＭＥＳＦＥＴを用いることで
ある。このアプローチにおいてはディジタル利得制御は
二重ゲートＭＥＳＦＥＴの間で適切に設定されたゲート
幅の比により行われる。
ｗａｖｅ Ｐｈａｓｅ ａｎｄ Ｇａｉｎ Ｃｏｎｔｒ
ｏｌｌｅｒ Ｗｉｔｈ Ｓｅｇｍｅｎｔｅｄ−Ｄｕａｌ
−Ｇａｔｅ ＭＥＳＦＥＴｓ ｉｎ ＧａＡｓ ＭＭＩ
Ｃｓ”、ＩＥＥＥ ＭＴＴ−Ｓ Ｍｏｎｏｌｉｔｈｉｃ
Ｓｙｍｐｏｓｉｕｍ、１９８４年、１−５ページにお
いて、Ｈｗａｎｇ等により述べられているように、セグ
メント化された二重ゲートＭＥＳＦＥＴを用いることで
ある。このアプローチにおいてはディジタル利得制御は
二重ゲートＭＥＳＦＥＴの間で適切に設定されたゲート
幅の比により行われる。
【０００９】様々なアプローチが、”Ｄｉｇｉｔａｌｌ
ｙ Ｃｏｎｔｒｏｌｌｅｄ ＭＭＩＣ Ａｔｔｅｎｕａ
ｔｏｒｓ − Ｔｅｃｈｎｉｑｕｅｓ ａｎｄ Ａｐｐ
ｌｉｃａｔｉｏｎｓ”、Ｍｉｌｉｔａｒｙ Ｍｉｃｒｏ
ｗａｖｅ Ｃｏｎｆｅｒｅｎｃｅ、１９８８年、２１７
−２２２ページにおいてＪｏｎｅｓにより検討されてい
る。Ｊｏｎｅｓは、コンパクト性と低入力損失の故にセ
グメント化された二重ゲートアプローチを選択してい
る。
ｙ Ｃｏｎｔｒｏｌｌｅｄ ＭＭＩＣ Ａｔｔｅｎｕａ
ｔｏｒｓ − Ｔｅｃｈｎｉｑｕｅｓ ａｎｄ Ａｐｐ
ｌｉｃａｔｉｏｎｓ”、Ｍｉｌｉｔａｒｙ Ｍｉｃｒｏ
ｗａｖｅ Ｃｏｎｆｅｒｅｎｃｅ、１９８８年、２１７
−２２２ページにおいてＪｏｎｅｓにより検討されてい
る。Ｊｏｎｅｓは、コンパクト性と低入力損失の故にセ
グメント化された二重ゲートアプローチを選択してい
る。
【００１０】ディジタル減衰器の制御ビットの最小数に
よって、達成されうる減衰の最大幅が決定される。例え
ば、Ｇｕｐｔａは８ｄＢ、４ｄＢ、２ｄＢ、１ｄＢと
０．５ｄＢの選択可能減衰コンポーネント設計の５ビッ
ト減衰器を用いて、１５．５ｄＢダイナミックレンジと
０．５ｄＢステップ分解能の結果を得た。もし１ｄＢの
ステップ分解能が用いられれば、５ビットの減衰器は３
１ｄＢのダイナミックレンジを達成出来る。
よって、達成されうる減衰の最大幅が決定される。例え
ば、Ｇｕｐｔａは８ｄＢ、４ｄＢ、２ｄＢ、１ｄＢと
０．５ｄＢの選択可能減衰コンポーネント設計の５ビッ
ト減衰器を用いて、１５．５ｄＢダイナミックレンジと
０．５ｄＢステップ分解能の結果を得た。もし１ｄＢの
ステップ分解能が用いられれば、５ビットの減衰器は３
１ｄＢのダイナミックレンジを達成出来る。
【００１１】
【発明が解決しようとする課題】これらの縦続化された
マルチセクション方法はその特性上、各ビットに関係す
る基準パスの損失により最小の減衰状態では高い挿入損
失を持っている。ＰＩＮダイオードは、前述したよう
に、ＧａＡｓＦＥＴよりもスイッチング素子として低い
損失を持つが、ＧａＡｓモノリシックプロセス技術とは
両立性がない。セグメント化された二重ゲート減衰器は
低い損失だが、雑音を引き起こすメイン信号パス上でス
イッチを使用しなければならず、スイッチング素子の寄
生容量のため損失が増加し、ＤＣ電力の損失があり、入
力と出力のインピーダンス整合用の回路が必要であり、
取り扱う電力容量には限界がある。
マルチセクション方法はその特性上、各ビットに関係す
る基準パスの損失により最小の減衰状態では高い挿入損
失を持っている。ＰＩＮダイオードは、前述したよう
に、ＧａＡｓＦＥＴよりもスイッチング素子として低い
損失を持つが、ＧａＡｓモノリシックプロセス技術とは
両立性がない。セグメント化された二重ゲート減衰器は
低い損失だが、雑音を引き起こすメイン信号パス上でス
イッチを使用しなければならず、スイッチング素子の寄
生容量のため損失が増加し、ＤＣ電力の損失があり、入
力と出力のインピーダンス整合用の回路が必要であり、
取り扱う電力容量には限界がある。
【００１２】本発明はマルチビットディジタル減衰器を
実現する新規な設計を与えるものである。本発明の様々
な特徴により、メイン信号パス内で低挿入損失とスイッ
チの削減が実現される。好ましい態様では、本発明は、
様々な減衰状態を決定する、単一複合構造を有してい
る。また、セグメント化されたゲートと別々の直列ビッ
トネットワークの使用も必要でない。
実現する新規な設計を与えるものである。本発明の様々
な特徴により、メイン信号パス内で低挿入損失とスイッ
チの削減が実現される。好ましい態様では、本発明は、
様々な減衰状態を決定する、単一複合構造を有してい
る。また、セグメント化されたゲートと別々の直列ビッ
トネットワークの使用も必要でない。
【００１３】
【課題を解決するための手段】本発明の可変減衰器は、
減衰すべき入力信号を受け取る入力端子、減衰された入
力信号を出力する出力端子、該入力端子と該出力端子と
の間で直列に配設され、接続点で接続された第１の抵抗
手段の対、該第１の抵抗手段の対の間の接続点を選択的
に基準電圧に接続するように制御可能な第２の抵抗手
段、及び該入力端子と該出力端子とを該基準電圧に選択
的に接続するように共同して制御可能な第３の抵抗手段
の対を備えており、そのことにより上記目的が達成され
る。
減衰すべき入力信号を受け取る入力端子、減衰された入
力信号を出力する出力端子、該入力端子と該出力端子と
の間で直列に配設され、接続点で接続された第１の抵抗
手段の対、該第１の抵抗手段の対の間の接続点を選択的
に基準電圧に接続するように制御可能な第２の抵抗手
段、及び該入力端子と該出力端子とを該基準電圧に選択
的に接続するように共同して制御可能な第３の抵抗手段
の対を備えており、そのことにより上記目的が達成され
る。
【００１４】前記第３の抵抗手段の対は第１の電界効果
トランジスタ手段（ＦＥＴ）の複数の対を備え、異なっ
た対のＦＥＴは異なった幅のゲートを有し、第１のＦＥ
Ｔの各対は同じ幅のゲートを有し、別々に制御可能であ
り、各対のＦＥＴのそれぞれは前記入力端子及び出力端
子の対応する一方を前記基準電圧に接続することもでき
る。
トランジスタ手段（ＦＥＴ）の複数の対を備え、異なっ
た対のＦＥＴは異なった幅のゲートを有し、第１のＦＥ
Ｔの各対は同じ幅のゲートを有し、別々に制御可能であ
り、各対のＦＥＴのそれぞれは前記入力端子及び出力端
子の対応する一方を前記基準電圧に接続することもでき
る。
【００１５】前記第２の抵抗手段は、異なった幅のゲー
トを有し、前記接続点の前記基準電圧への接続は別々に
制御可能である複数の第２のＦＥＴを備えていてもよ
い。
トを有し、前記接続点の前記基準電圧への接続は別々に
制御可能である複数の第２のＦＥＴを備えていてもよ
い。
【００１６】前記第１の抵抗手段の対は異なった幅のゲ
ートを有する第３のＦＥＴの複数の対を備え、第３のＦ
ＥＴの各対は同じ幅のゲートを有し、別々に制御可能で
あり、各対の第３のＦＥＴのそれぞれは前記入力端子及
び出力端子の対応する一方を前記基準電圧に接続するこ
ともできる。
ートを有する第３のＦＥＴの複数の対を備え、第３のＦ
ＥＴの各対は同じ幅のゲートを有し、別々に制御可能で
あり、各対の第３のＦＥＴのそれぞれは前記入力端子及
び出力端子の対応する一方を前記基準電圧に接続するこ
ともできる。
【００１７】前記第１の抵抗手段の対は抵抗の対を更に
備えており、各抵抗は、前記入力端子及び出力端子の対
応する一方を前記基準電圧に接続するために前記第３の
ＦＥＴの対応するものと並列に接続されていてもよい。
備えており、各抵抗は、前記入力端子及び出力端子の対
応する一方を前記基準電圧に接続するために前記第３の
ＦＥＴの対応するものと並列に接続されていてもよい。
【００１８】前記第１の抵抗手段の対は抵抗の対を備え
ており、各抵抗は前記入力端子及び出力端子の対応する
一方を前記基準電圧に接続することもできる。
ており、各抵抗は前記入力端子及び出力端子の対応する
一方を前記基準電圧に接続することもできる。
【００１９】前記第１の抵抗手段の対は異なった幅のゲ
ートを有する電界効果トランジスタ手段（ＦＥＴ）の複
数の対を備え、ＦＥＴの各対は同じ幅のゲートを有し、
別々に制御可能であり、各対のＦＥＴのそれぞれは、前
記入力端子及び出力端子の対応する一方を前記基準電圧
に接続するために前記第３のＦＥＴの対応するものと並
列に接続されていてもよい。
ートを有する電界効果トランジスタ手段（ＦＥＴ）の複
数の対を備え、ＦＥＴの各対は同じ幅のゲートを有し、
別々に制御可能であり、各対のＦＥＴのそれぞれは、前
記入力端子及び出力端子の対応する一方を前記基準電圧
に接続するために前記第３のＦＥＴの対応するものと並
列に接続されていてもよい。
【００２０】本発明の他の減衰器は、減衰すべき入力信
号を受け取る入力端子、減衰された入力信号を出力する
出力端子、該入力端子と該出力端子との間に配設されて
おり、所定幅のゲートを有し、前記入力端子を出力端子
に選択的に接続するために制御可能である第１の電界効
果トランジスタ手段（ＦＥＴ）に並列の抵抗を備えてい
る第１の抵抗手段、及び該入力端子と該出力端子とを該
基準電圧に直接に接続する第２の抵抗手段を備えてい
る。
号を受け取る入力端子、減衰された入力信号を出力する
出力端子、該入力端子と該出力端子との間に配設されて
おり、所定幅のゲートを有し、前記入力端子を出力端子
に選択的に接続するために制御可能である第１の電界効
果トランジスタ手段（ＦＥＴ）に並列の抵抗を備えてい
る第１の抵抗手段、及び該入力端子と該出力端子とを該
基準電圧に直接に接続する第２の抵抗手段を備えてい
る。
【００２１】前記第２の抵抗手段は前記出力端子を前記
基準電圧に接続し、異なった幅のゲートを有する並列し
た所定の複数の第２のＦＥＴを備え、減衰器は並列に接
続された複数の第３のＦＥＴを有する第３の抵抗手段を
更に備えており、各第２のＦＥＴに対応する第３のＦＥ
Ｔがあり、各第３のＦＥＴは、対応する第２のＦＥＴの
幅に対応する幅のゲートを有しており、各第２のＦＥＴ
は各端子を該基準電に接続するために該第３のＦＥＴの
対応する一方と共同して制御可能であるのが好ましい。
基準電圧に接続し、異なった幅のゲートを有する並列し
た所定の複数の第２のＦＥＴを備え、減衰器は並列に接
続された複数の第３のＦＥＴを有する第３の抵抗手段を
更に備えており、各第２のＦＥＴに対応する第３のＦＥ
Ｔがあり、各第３のＦＥＴは、対応する第２のＦＥＴの
幅に対応する幅のゲートを有しており、各第２のＦＥＴ
は各端子を該基準電に接続するために該第３のＦＥＴの
対応する一方と共同して制御可能であるのが好ましい。
【００２２】本発明のディジタル減衰は、減衰すべき入
力信号を受け取る入力端子、減衰された入力信号を出力
する出力端子、該入力端子と該出力端子との間で直列に
配設され、接続点で接続された第１の抵抗の対、それぞ
れが該抵抗の対応する１個に並列に接続され、第１の幅
のゲートを有し共同して制御可能である第１の電界効果
トランジスタ手段（ＦＥＴ）の対、それぞれが該抵抗の
対応する１個に並列に接続され、第２の幅のゲートを有
し共同して制御可能である第２の電界効果トランジスタ
手段（ＦＥＴ）の対、異なった幅を有し、並列に接続さ
れ、前記接続点を基準電圧に選択的に接続するために別
々に制御可能である第３及び第４のＦＥＴ、同じ幅のゲ
ートを有し、共同して制御可能であり、該入力端子及び
手段予備出力端子の対応する一方を該基準電圧に選択的
にそれぞれが接続する第５のＦＥＴの対、並びに同じ幅
のゲートを有し、共同して制御可能であり、該入力端子
及び出力端子の対応する一方を該基準電圧に選択的にそ
れぞれが接続する第６のＦＥＴの対を備え、該第１、第
２、第５及び第６のＦＥＴの対は、該減衰器の構成及び
減衰を変更するために別々に制御可能である。
力信号を受け取る入力端子、減衰された入力信号を出力
する出力端子、該入力端子と該出力端子との間で直列に
配設され、接続点で接続された第１の抵抗の対、それぞ
れが該抵抗の対応する１個に並列に接続され、第１の幅
のゲートを有し共同して制御可能である第１の電界効果
トランジスタ手段（ＦＥＴ）の対、それぞれが該抵抗の
対応する１個に並列に接続され、第２の幅のゲートを有
し共同して制御可能である第２の電界効果トランジスタ
手段（ＦＥＴ）の対、異なった幅を有し、並列に接続さ
れ、前記接続点を基準電圧に選択的に接続するために別
々に制御可能である第３及び第４のＦＥＴ、同じ幅のゲ
ートを有し、共同して制御可能であり、該入力端子及び
手段予備出力端子の対応する一方を該基準電圧に選択的
にそれぞれが接続する第５のＦＥＴの対、並びに同じ幅
のゲートを有し、共同して制御可能であり、該入力端子
及び出力端子の対応する一方を該基準電圧に選択的にそ
れぞれが接続する第６のＦＥＴの対を備え、該第１、第
２、第５及び第６のＦＥＴの対は、該減衰器の構成及び
減衰を変更するために別々に制御可能である。
【００２３】前記ＦＥＴの１個と直列の第３の抵抗を更
に備えていてもよい。
に備えていてもよい。
【００２４】
【作用】これらの特徴は一般的には、減衰される入力信
号を受け取るための入力端子、及び減衰された入力信号
を出力するために出力端子を持つ、スイッチされる減衰
器内で実現される。第１抵抗構成要素の対は、入力端子
と出力端子の間で直列に伸び、接続部で接続される。
号を受け取るための入力端子、及び減衰された入力信号
を出力するために出力端子を持つ、スイッチされる減衰
器内で実現される。第１抵抗構成要素の対は、入力端子
と出力端子の間で直列に伸び、接続部で接続される。
【００２５】第２抵抗構成要素は、グランドのような基
準電圧に、第１抵抗構成要素の対の間の接続部を選択的
に接続するように制御出来る。第３の抵抗構成要素の対
は、基準電圧に、入力端子と出力端子を選択的に接続す
るよう、共同して制御出来る。第２の抵抗構成要素と第
３の抵抗構成要素の対の少なくとも一方は、最小損失状
態を除いて導通する。
準電圧に、第１抵抗構成要素の対の間の接続部を選択的
に接続するように制御出来る。第３の抵抗構成要素の対
は、基準電圧に、入力端子と出力端子を選択的に接続す
るよう、共同して制御出来る。第２の抵抗構成要素と第
３の抵抗構成要素の対の少なくとも一方は、最小損失状
態を除いて導通する。
【００２６】本発明の好ましい実施態様では、第１の抵
抗構成要素は、異なる幅を有しているか抵抗器に直列で
あり、全て並列に接続される、抵抗器と複数のＦＥＴを
有する。それぞれのＦＥＴは、ＦＥＴの選ばれたもの
と、選ばれなかったものが、直列線内抵抗と並列に伝導
されるよう、その他の第１抵抗構成要素内で、同じゲー
トサイズのＦＥＴにより、共同して制御される。
抗構成要素は、異なる幅を有しているか抵抗器に直列で
あり、全て並列に接続される、抵抗器と複数のＦＥＴを
有する。それぞれのＦＥＴは、ＦＥＴの選ばれたもの
と、選ばれなかったものが、直列線内抵抗と並列に伝導
されるよう、その他の第１抵抗構成要素内で、同じゲー
トサイズのＦＥＴにより、共同して制御される。
【００２７】その他の複数の異なる幅のゲートを持つ中
間ＦＥＴは、並列に接続され、２つの線内抵抗器間の接
続部を選択的にグランドへ接続するよう、別々に制御出
来る。
間ＦＥＴは、並列に接続され、２つの線内抵抗器間の接
続部を選択的にグランドへ接続するよう、別々に制御出
来る。
【００２８】最終的に、ＦＥＴの追加の複数の対は、グ
ランドへ入力と出力端子を接続する。それぞれの対を構
成するＦＥＴは、同じ幅のゲートを持ち、共同して制御
出来る。異なる対のＦＥＴは、異なる幅を持ち、及び、
または異なるサイズの抵抗器と直列である。
ランドへ入力と出力端子を接続する。それぞれの対を構
成するＦＥＴは、同じ幅のゲートを持ち、共同して制御
出来る。異なる対のＦＥＴは、異なる幅を持ち、及び、
または異なるサイズの抵抗器と直列である。
【００２９】様々なＦＥＴとＦＥＴの対をオンとオフで
スイッチすることにより、減衰器の構成と減衰が変動す
る。適切なゲート幅と抵抗の選択により、様々な構成が
入力と出力間で望まれるステップ状の減衰値を生ずる。
この実施設計はひずみのない、受動信号パスを与える一
組の線内抵抗器を常に持っている。この実施例は２ｄＢ
よりも少ないものから、ほぼ１６ｄＢまで変動する１６
の減衰状態を規定する。
スイッチすることにより、減衰器の構成と減衰が変動す
る。適切なゲート幅と抵抗の選択により、様々な構成が
入力と出力間で望まれるステップ状の減衰値を生ずる。
この実施設計はひずみのない、受動信号パスを与える一
組の線内抵抗器を常に持っている。この実施例は２ｄＢ
よりも少ないものから、ほぼ１６ｄＢまで変動する１６
の減衰状態を規定する。
【００３０】本発明のこれらと他の特徴、そして利点は
以下の詳細な記述と関連する図により明らかになる。
以下の詳細な記述と関連する図により明らかになる。
【００３１】
【実施例】本発明を実施例について以下に説明する。
【００３２】最初に図１を参照する。本発明により製作
された可変減衰器１０は、直列に接続された第１のイン
ピーダンス１８と２０の対１６により接続された入力端
子１２と出力端子１４を有している。インピーダンス１
８と２０は等しく、それぞれ直列抵抗器２２と２４を有
している。抵抗器２２と２４は、それぞれ可変の第１の
抵抗２６と２８に並列に接続されている。抵抗２６と２
８の値は、共通の制御線３０により決定される。第１の
インピーダンス１８と２０のそれぞれのインピーダンス
は、このように、それぞれの直列抵抗器と抵抗の並列接
続の結果である。
された可変減衰器１０は、直列に接続された第１のイン
ピーダンス１８と２０の対１６により接続された入力端
子１２と出力端子１４を有している。インピーダンス１
８と２０は等しく、それぞれ直列抵抗器２２と２４を有
している。抵抗器２２と２４は、それぞれ可変の第１の
抵抗２６と２８に並列に接続されている。抵抗２６と２
８の値は、共通の制御線３０により決定される。第１の
インピーダンス１８と２０のそれぞれのインピーダンス
は、このように、それぞれの直列抵抗器と抵抗の並列接
続の結果である。
【００３３】第１のインピーダンス１８と２０は、接続
点３２で接続されている。この接続点は、第２の可変の
分路インピーダンス３４を介して回路基準電圧、好まし
くはグランドに接続されている。このインピーダンスが
制御線３６で決定された無限でない値を持つとき、第１
のインピーダンスの対１６と、第２のインピーダンス３
４は、Ｔ構成減衰器を形成する。
点３２で接続されている。この接続点は、第２の可変の
分路インピーダンス３４を介して回路基準電圧、好まし
くはグランドに接続されている。このインピーダンスが
制御線３６で決定された無限でない値を持つとき、第１
のインピーダンスの対１６と、第２のインピーダンス３
４は、Ｔ構成減衰器を形成する。
【００３４】第３の可変の分路インピーダンス４０と４
２の対３８は、入力端子１２と出力端子１４をグランド
に分路させる。これらのインピーダンスは等しく、共通
の制御線４４により制御されている。インピーダンス３
４、４０及び４２が無限でない値を持つとき、減衰器１
０は二重π構成を持つ。インピーダンス３４が無限の値
を持つとき、減衰器は単一π構成を持つ。最小の損失状
態を除いては、第２のインピーダンス３４及び第３のイ
ンピーダンスの対３８の少なくとも一つはどんな時でも
無限でない値を持ち、減衰ネットワーク内で分路パスを
与える。
２の対３８は、入力端子１２と出力端子１４をグランド
に分路させる。これらのインピーダンスは等しく、共通
の制御線４４により制御されている。インピーダンス３
４、４０及び４２が無限でない値を持つとき、減衰器１
０は二重π構成を持つ。インピーダンス３４が無限の値
を持つとき、減衰器は単一π構成を持つ。最小の損失状
態を除いては、第２のインピーダンス３４及び第３のイ
ンピーダンスの対３８の少なくとも一つはどんな時でも
無限でない値を持ち、減衰ネットワーク内で分路パスを
与える。
【００３５】図２は、減衰器１０の本発明の実施例の詳
細な構造を示している。この回路では、抵抗器２２と２
４はそれぞれ３７オームの値を持つ。左右の可変抵抗２
６と２８は、二重ゲートＦＥＴの対４６、４８及び５０
から構成され、それぞれの対のＦＥＴは同じサイズであ
り、共通に制御される。対４６のＦＥＴ５２と５４は３
０８μｍのゲート幅を持ち、制御線Ｒ１１で制御され
る。対４８のＦＥＴ５６と５８は６９μｍのゲート幅を
持ち、制御線Ｒ１２で制御される。制御線Ｒ１３で制御
されるＦＥＴ６０と６２は、ＦＥＴ５６と５８と同じゲ
ート幅を持つが、１００オームの抵抗器６４と６６がそ
れぞれ直列に接続されており、直列抵抗器２２と２４に
並列している枝路の抵抗が増し、それによりインピーダ
ンス１８と２０の実効抵抗値を増加させられる。インピ
ーダンス１８と２０は並列ＦＥＴがオフの時に、最高値
を持つ。
細な構造を示している。この回路では、抵抗器２２と２
４はそれぞれ３７オームの値を持つ。左右の可変抵抗２
６と２８は、二重ゲートＦＥＴの対４６、４８及び５０
から構成され、それぞれの対のＦＥＴは同じサイズであ
り、共通に制御される。対４６のＦＥＴ５２と５４は３
０８μｍのゲート幅を持ち、制御線Ｒ１１で制御され
る。対４８のＦＥＴ５６と５８は６９μｍのゲート幅を
持ち、制御線Ｒ１２で制御される。制御線Ｒ１３で制御
されるＦＥＴ６０と６２は、ＦＥＴ５６と５８と同じゲ
ート幅を持つが、１００オームの抵抗器６４と６６がそ
れぞれ直列に接続されており、直列抵抗器２２と２４に
並列している枝路の抵抗が増し、それによりインピーダ
ンス１８と２０の実効抵抗値を増加させられる。インピ
ーダンス１８と２０は並列ＦＥＴがオフの時に、最高値
を持つ。
【００３６】それぞれの制御線は、減衰器１０から制御
回路を隔離するために線内で比較的に高い抵抗を持って
いる。
回路を隔離するために線内で比較的に高い抵抗を持って
いる。
【００３７】第２のインピーダンス３４は、３つのＦＥ
Ｔ６８、７０及び７２を有している。これらの３つのＦ
ＥＴは接続点３２に接続され、接地されており、それぞ
れ１７０μｍ、１０６μｍ及び１３８μｍのゲート幅を
持つ。それらは、それぞれ１４Ω、９２Ω及び４０Ωの
抵抗器７４、７６及び７８とそれぞれ直列であり、示さ
れているように、それぞれ制御線Ｒ２３，Ｒ２１及びＲ
２２で制御される。ＦＥＴ６８は２つのゲートを持ち、
ＦＥＴ７０と７２はそれぞれ１つのゲートを持つ。
Ｔ６８、７０及び７２を有している。これらの３つのＦ
ＥＴは接続点３２に接続され、接地されており、それぞ
れ１７０μｍ、１０６μｍ及び１３８μｍのゲート幅を
持つ。それらは、それぞれ１４Ω、９２Ω及び４０Ωの
抵抗器７４、７６及び７８とそれぞれ直列であり、示さ
れているように、それぞれ制御線Ｒ２３，Ｒ２１及びＲ
２２で制御される。ＦＥＴ６８は２つのゲートを持ち、
ＦＥＴ７０と７２はそれぞれ１つのゲートを持つ。
【００３８】第３のインピーダンスの対３８は、ＦＥＴ
８４と８６の対８０、及びＦＥＴ８８と９０の対８２を
有する。これらの対のＦＥＴのそれぞれのゲート幅は２
１μｍと４２μｍである。ＦＥＴ８４と８６は４００Ω
の抵抗器９２と９４に直列である。同様に、ＦＥＴ８８
と９０は２００Ωの抵抗器９６と９８に直列である。こ
れらのＦＥＴの２対は、それぞれ制御線Ｒ３１とＲ３２
で制御されている。従って、各ＦＥＴの状態により、イ
ンピーダンス４０はＦＥＴ８２と抵抗器９２及びまたは
ＦＥＴ８８と抵抗器９６を有する。同様に、インピーダ
ンス４２は、ＦＥＴ８６と抵抗器９４及びまたはＦＥＴ
９０と抵抗器９８を有する。
８４と８６の対８０、及びＦＥＴ８８と９０の対８２を
有する。これらの対のＦＥＴのそれぞれのゲート幅は２
１μｍと４２μｍである。ＦＥＴ８４と８６は４００Ω
の抵抗器９２と９４に直列である。同様に、ＦＥＴ８８
と９０は２００Ωの抵抗器９６と９８に直列である。こ
れらのＦＥＴの２対は、それぞれ制御線Ｒ３１とＲ３２
で制御されている。従って、各ＦＥＴの状態により、イ
ンピーダンス４０はＦＥＴ８２と抵抗器９２及びまたは
ＦＥＴ８８と抵抗器９６を有する。同様に、インピーダ
ンス４２は、ＦＥＴ８６と抵抗器９４及びまたはＦＥＴ
９０と抵抗器９８を有する。
【００３９】各制御線に許容信号と不許容信号を印加す
ることにより、前述のように、異なるレベルの減衰を引
き起こすために異なった減衰構成を達成することが出来
る。下記表１は、４ビット制御コードに対応する、図３
に示されている１６の減衰ステップを達成するための制
御線上のいくつかの代表値を示している。４ビット制御
信号は、選ばれた４ビットコードにより認定される減衰
値に対応する実際の制御信号を生成するデコーダにより
減衰制御線をインタフェースすることで減衰器１０に印
加させることが出来る。
ることにより、前述のように、異なるレベルの減衰を引
き起こすために異なった減衰構成を達成することが出来
る。下記表１は、４ビット制御コードに対応する、図３
に示されている１６の減衰ステップを達成するための制
御線上のいくつかの代表値を示している。４ビット制御
信号は、選ばれた４ビットコードにより認定される減衰
値に対応する実際の制御信号を生成するデコーダにより
減衰制御線をインタフェースすることで減衰器１０に印
加させることが出来る。
【００４０】
【表１】
【００４１】図３に示されるように、減衰ステップはそ
れぞれ約１ｄＢであり、１から１１ＧＨｚの周波数範囲
で、減衰値は約−２ｄＢから約−１５．５ｄＢまで変化
する。
れぞれ約１ｄＢであり、１から１１ＧＨｚの周波数範囲
で、減衰値は約−２ｄＢから約−１５．５ｄＢまで変化
する。
【００４２】有効減衰器は、ディジタル減衰器の場合は
離散ステップで、減衰レベルの有効制御を行うだけでな
く、入力と出力で厳密なインピーダンス整合を行う。図
４と図５は、図２の回路に於ける入力と出力反射減衰量
を示している。図４では、上部曲線１００は最小減衰レ
ベルでの入力反射減衰量がほとんど全体の周波数範囲に
わたって−１８ｄＢを越えることを示しており、一方、
最大減衰レベルでは、曲線１０２により表される入力反
射減衰量は−２３ｄＢを越える。
離散ステップで、減衰レベルの有効制御を行うだけでな
く、入力と出力で厳密なインピーダンス整合を行う。図
４と図５は、図２の回路に於ける入力と出力反射減衰量
を示している。図４では、上部曲線１００は最小減衰レ
ベルでの入力反射減衰量がほとんど全体の周波数範囲に
わたって−１８ｄＢを越えることを示しており、一方、
最大減衰レベルでは、曲線１０２により表される入力反
射減衰量は−２３ｄＢを越える。
【００４３】同様な結果が、出力反射減衰量に対しても
示されている。上部の曲線１０４は最小減衰状態を表し
ており、−１５ｄＢ以下である。最大減衰レベルでは、
曲線１０６に示されているように、減衰器１０は示され
ている周波数範囲にわたって、−２１ｄＢ以下の出力反
射減衰量を生成する。
示されている。上部の曲線１０４は最小減衰状態を表し
ており、−１５ｄＢ以下である。最大減衰レベルでは、
曲線１０６に示されているように、減衰器１０は示され
ている周波数範囲にわたって、−２１ｄＢ以下の出力反
射減衰量を生成する。
【００４４】減衰器１０はこのように厳密なインピーダ
ンス整合とメイン信号パス内でスイッチの最小化を行う
一方、４ビットディジタル減衰器に対応する減衰ステッ
プを与える。単一複合構造はすべての減衰状態を決定
し、それにより通常の縦続設計アプローチに必要となる
累積挿入損失を減らす。明らかに、第１、第２、第３イ
ンピーダンスのそれぞれの脚を多く或いは少なくした
り、ゲート幅と線内抵抗器を他の値としたり、二重また
は単一ゲートＦＥＴの他の組合せ及び他の構成は、同じ
か、他の減衰レベルを達成するために利用可能である。
ンス整合とメイン信号パス内でスイッチの最小化を行う
一方、４ビットディジタル減衰器に対応する減衰ステッ
プを与える。単一複合構造はすべての減衰状態を決定
し、それにより通常の縦続設計アプローチに必要となる
累積挿入損失を減らす。明らかに、第１、第２、第３イ
ンピーダンスのそれぞれの脚を多く或いは少なくした
り、ゲート幅と線内抵抗器を他の値としたり、二重また
は単一ゲートＦＥＴの他の組合せ及び他の構成は、同じ
か、他の減衰レベルを達成するために利用可能である。
【００４５】このように、当業者には、上述の実施例
は、本発明の限界を示すものではなく実例の目的で述べ
られていることが、正しく評価されるだろう。形状及び
精部の変形は、特許請求の範囲で定義されているよう
に、本発明の精神と範囲を変えずに行われる。
は、本発明の限界を示すものではなく実例の目的で述べ
られていることが、正しく評価されるだろう。形状及び
精部の変形は、特許請求の範囲で定義されているよう
に、本発明の精神と範囲を変えずに行われる。
【００４６】
【発明の効果】本発明はマルチビットディジタル減衰器
を実現する新規な設計を与えるものである。本発明の様
々な特徴により、メイン信号パス内で低挿入損失とスイ
ッチの削減が実現される。好ましい態様では、本発明
は、様々な減衰状態を決定する、単一複合構造を有して
いる。また、セグメント化されたゲートと別々の直列ビ
ットネットワークの使用も必要でない。
を実現する新規な設計を与えるものである。本発明の様
々な特徴により、メイン信号パス内で低挿入損失とスイ
ッチの削減が実現される。好ましい態様では、本発明
は、様々な減衰状態を決定する、単一複合構造を有して
いる。また、セグメント化されたゲートと別々の直列ビ
ットネットワークの使用も必要でない。
【図１】本発明による可変減衰器の概略を示す回路図で
ある。
ある。
【図２】図１の実施例の回路図である。
【図３】図２の回路による減衰ステップを示すグラフで
ある。
ある。
【図４】図２の回路の入力反射減衰量損失を示すグラフ
である。
である。
【図５】図２の回路の出力反射減衰量損失を示すグラフ
である。
である。
１０ 可変減衰器 １８ 第１のインピーダンス ２０ 第１のインピーダンス ３４ 第２のインピーダンス ４０ 第３のインピーダンス ４２ 第３のインピーダンス
Claims (11)
- 【請求項１】減衰すべき入力信号を受け取る入力端子、 減衰された入力信号を出力する出力端子、 該入力端子と該出力端子との間で直列に配設され、接続
点で接続された第１の抵抗手段の対、 該第１の抵抗手段の対の間の接続点を選択的に基準電圧
に接続するように制御可能な第２の抵抗手段、及び該入
力端子と該出力端子とを該基準電圧に選択的に接続する
ように共同して制御可能な第３の抵抗手段の対を備えて
いる可変減衰器。 - 【請求項２】前記第３の抵抗手段の対は第１の電界効果
トランジスタ手段（ＦＥＴ）の複数の対を備え、異なっ
た対のＦＥＴは異なった幅のゲートを有し、第１のＦＥ
Ｔの各対は同じ幅のゲートを有し、別々に制御可能であ
り、各対のＦＥＴのそれぞれは前記入力端子及び出力端
子の対応する一方を前記基準電圧に接続する、請求項１
に記載の減衰器。 - 【請求項３】前記第２の抵抗手段は、異なった幅のゲー
トを有し、前記接続点の前記基準電圧への接続は別々に
制御可能である複数の第２のＦＥＴを備えている請求項
２に記載の減衰器。 - 【請求項４】前記第１の抵抗手段の対は異なった幅のゲ
ートを有する第３のＦＥＴの複数の対を備え、第３のＦ
ＥＴの各対は同じ幅のゲートを有し、別々に制御可能で
あり、各対の第３のＦＥＴのそれぞれは前記入力端子及
び出力端子の対応する一方を前記基準電圧に接続する、
請求項３に記載の減衰器。 - 【請求項５】前記第１の抵抗手段の対は抵抗の対を更に
備えており、各抵抗は、前記入力端子及び出力端子の対
応する一方を前記基準電圧に接続するために前記第３の
ＦＥＴの対応するものと並列に接続されている、請求項
４に記載の減衰器。 - 【請求項６】前記第１の抵抗手段の対は抵抗の対を備え
ており、各抵抗は前記入力端子及び出力端子の対応する
一方を前記基準電圧に接続する、請求項１に記載の減衰
器。 - 【請求項７】前記第１の抵抗手段の対は異なった幅のゲ
ートを有する電界効果トランジスタ手段（ＦＥＴ）の複
数の対を備え、ＦＥＴの各対は同じ幅のゲートを有し、
別々に制御可能であり、各対のＦＥＴのそれぞれは、前
記入力端子及び出力端子の対応する一方を前記基準電圧
に接続するために前記第３のＦＥＴの対応するものと並
列に接続されている、請求項６に記載の減衰器。 - 【請求項８】減衰すべき入力信号を受け取る入力端子、 減衰された入力信号を出力する出力端子、 該入力端子と該出力端子との間に配設されており、所定
幅のゲートを有し、前記入力端子を出力端子に選択的に
接続するために制御可能である第１の電界効果トランジ
スタ手段（ＦＥＴ）に並列の抵抗を備えている第１の抵
抗手段、及び該入力端子と該出力端子とを該基準電圧に
直接に接続する第２の抵抗手段を備えている可変減衰
器。 - 【請求項９】前記第２の抵抗手段は前記出力端子を前記
基準電圧に接続し、異なった幅のゲートを有する並列し
た所定の複数の第２のＦＥＴを備え、減衰器は並列に接
続された複数の第３のＦＥＴを有する第３の抵抗手段を
更に備えており、各第２のＦＥＴに対応する第３のＦＥ
Ｔがあり、各第３のＦＥＴは、対応する第２のＦＥＴの
幅に対応する幅のゲートを有しており、各第２のＦＥＴ
は各端子を該基準電に接続するために該第３のＦＥＴの
対応する一方と共同して制御可能である、請求項８に記
載の減衰器。 - 【請求項１０】減衰すべき入力信号を受け取る入力端
子、 減衰された入力信号を出力する出力端子、 該入力端子と該出力端子との間で直列に配設され、接続
点で接続された第１の抵抗の対、 それぞれが該抵抗の対応する１個に並列に接続され、第
１の幅のゲートを有し共同して制御可能である第１の電
界効果トランジスタ手段（ＦＥＴ）の対、 それぞれが該抵抗の対応する１個に並列に接続され、第
２の幅のゲートを有し共同して制御可能である第２の電
界効果トランジスタ手段（ＦＥＴ）の対、 異なった幅を有し、並列に接続され、前記接続点を基準
電圧に選択的に接続するために別々に制御可能である第
３及び第４のＦＥＴ、 同じ幅のゲートを有し、共同して制御可能であり、該入
力端子及び出力端子の対応する一方を該基準電圧に選択
的にそれぞれが接続する第５のＦＥＴの対、並びに同じ
幅のゲートを有し、共同して制御可能であり、該入力端
子及び手段予備出力端子の対応する一方を該基準電圧に
選択的にそれぞれが接続する第６のＦＥＴの対を備え、 該第１、第２、第５及び第６のＦＥＴの対は、該減衰器
の構成及び減衰を変更するために別々に制御可能であ
る、ディジタル減衰器。 - 【請求項１１】前記ＦＥＴの１個と直列の第３の抵抗を
更に備えている請求項１０に記載の減衰器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/575,407 US5157323A (en) | 1990-08-28 | 1990-08-28 | Switched low-loss attenuator |
| US07/575,407 | 1990-08-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112767A true JPH06112767A (ja) | 1994-04-22 |
Family
ID=24300198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217386A Withdrawn JPH06112767A (ja) | 1990-08-28 | 1991-08-28 | スイッチされる低損失減衰器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5157323A (ja) |
| EP (1) | EP0474337A1 (ja) |
| JP (1) | JPH06112767A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328359A (ja) * | 2004-05-14 | 2005-11-24 | Mitsubishi Electric Corp | 可変減衰器 |
| US7453329B2 (en) | 2005-03-18 | 2008-11-18 | Fujitsu Limited | Variable attenuator and integrated circuit |
| JP2009130809A (ja) * | 2007-11-27 | 2009-06-11 | Nec Electronics Corp | 通信装置 |
| JP2019071526A (ja) * | 2017-10-06 | 2019-05-09 | ザインエレクトロニクス株式会社 | 合成抵抗回路および可変利得増幅回路 |
Families Citing this family (29)
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| US5440280A (en) * | 1993-09-17 | 1995-08-08 | Mpr Teltech Ltd. | Digital microwave multi-bit attenuator |
| JPH07321587A (ja) * | 1994-03-28 | 1995-12-08 | Toshiba Corp | 減衰装置 |
| US5903177A (en) * | 1996-09-05 | 1999-05-11 | The Whitaker Corporation | Compensation network for pinch off voltage sensitive circuits |
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| WO2001035527A2 (en) | 1999-11-11 | 2001-05-17 | Broadcom Corporation | Gigabit ethernet transceiver with analog front end |
| US6696892B1 (en) | 1999-11-11 | 2004-02-24 | Broadcom Corporation | Large dynamic range programmable gain attenuator |
| US6677688B2 (en) | 2000-06-07 | 2004-01-13 | Tyco Electronics Corporation | Scalable N×M, RF switching matrix architecture |
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