JPH06111033A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH06111033A JPH06111033A JP4259505A JP25950592A JPH06111033A JP H06111033 A JPH06111033 A JP H06111033A JP 4259505 A JP4259505 A JP 4259505A JP 25950592 A JP25950592 A JP 25950592A JP H06111033 A JPH06111033 A JP H06111033A
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- JP
- Japan
- Prior art keywords
- input
- reference voltage
- voltage
- output
- circuit
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- Logic Circuits (AREA)
- Microcomputers (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【目的】 マイクロ・コンピュータ等のアナログ入力ポ
ートで複数種類の入力スレッシュホールド電圧を少ない
素子で実現する。 【構成】 時分割で基準電圧設定レジスタ１０２ａ〜１
０２ｄで設定した電圧をマルチプレクサ１０４から出力
し、スイッチ１０９ａ〜１０９ｄを開閉することによ
り、コンデンサ１１０ａ〜１１０ｄにそれぞれ異なった
基準電圧を保持し、アナログ入力端子１０１ａ〜１０１
ｄをそれぞれ異なった入力スレッシュホールド電圧に設
定する。
ートで複数種類の入力スレッシュホールド電圧を少ない
素子で実現する。 【構成】 時分割で基準電圧設定レジスタ１０２ａ〜１
０２ｄで設定した電圧をマルチプレクサ１０４から出力
し、スイッチ１０９ａ〜１０９ｄを開閉することによ
り、コンデンサ１１０ａ〜１１０ｄにそれぞれ異なった
基準電圧を保持し、アナログ入力端子１０１ａ〜１０１
ｄをそれぞれ異なった入力スレッシュホールド電圧に設
定する。
Description
【０００１】
【産業上の利用分野】本発明は、入力回路に関し、特
に、マイクロ・コンピュータＬＳＩの入力スレッシュホ
ールド電圧を可変できるアナログ入力ポートの入力回路
に関する。
に、マイクロ・コンピュータＬＳＩの入力スレッシュホ
ールド電圧を可変できるアナログ入力ポートの入力回路
に関する。
【０００２】
【従来の技術】従来よりワンチップ・マイクロコンピュ
ータでは、センサ入力等のアナログ電圧の入力用に入力
スレッシュホールド電圧を可変できるアナログ入力ポー
トが使われている。この従来より使用されているアナロ
グ入力ポートの入力回路の動作を図面を用いながら説明
する。
ータでは、センサ入力等のアナログ電圧の入力用に入力
スレッシュホールド電圧を可変できるアナログ入力ポー
トが使われている。この従来より使用されているアナロ
グ入力ポートの入力回路の動作を図面を用いながら説明
する。
【０００３】図４は、従来のアナログ入力ポートの回路
ブロック図であり、４ビットのアナログ入力の入力ポー
トの回路ブロック図である。アナログ入力端子４０１ａ
〜４０１ｄはアナログ入力用の入力端子、基準電圧設定
レジスタ４０２はアナログ入力端子４０１ａ〜４０１ｄ
の入力スレッシュホールド電圧を決定するためのｎビッ
トのレジスタである。基準電圧設定レジスタ４０２のビ
ット数ｎは基準電圧の設定分解能を決定し、通常４から
８程度である。抵抗４０３（１）〜４０３（２n ＋１）
はそれぞれ直列に接続されている。抵抗の抵抗値は両端
を除く抵抗４０３（２）〜４０３（２n ）の抵抗値をＲ
とすると両端の抵抗４０３（１）、４０３（２n ＋１）
の抵抗値はＲ／２である。
ブロック図であり、４ビットのアナログ入力の入力ポー
トの回路ブロック図である。アナログ入力端子４０１ａ
〜４０１ｄはアナログ入力用の入力端子、基準電圧設定
レジスタ４０２はアナログ入力端子４０１ａ〜４０１ｄ
の入力スレッシュホールド電圧を決定するためのｎビッ
トのレジスタである。基準電圧設定レジスタ４０２のビ
ット数ｎは基準電圧の設定分解能を決定し、通常４から
８程度である。抵抗４０３（１）〜４０３（２n ＋１）
はそれぞれ直列に接続されている。抵抗の抵抗値は両端
を除く抵抗４０３（２）〜４０３（２n ）の抵抗値をＲ
とすると両端の抵抗４０３（１）、４０３（２n ＋１）
の抵抗値はＲ／２である。
【０００４】マルチプレクサ４０４は基準電圧設定レジ
スタ４０２の設定値に従い抵抗４０３（１）〜４０３
（２ｎ＋１）の２n 個の接続点の内の一つを選択し、基
準電圧として出力する。コンパレータ４０５ａ〜４０５
ｄはそれぞれ入力端子４０１ａ〜４０１ｄの入力端子電
圧とマルチプレクサ４０４の出力の基準電圧を比較し、
基準電圧に対して入力端子電圧の方が高ければ“ハイ”
レベルを、低ければ“ロウ”レベルを出力する。ラッチ
４０６ａ〜４０６ｄはそれぞれコンパレータ４０５ａ〜
４０５ｄの出力をラッチし、出力バッファ４０７ａ〜４
０７ｄはマイコンの命令等に従ってラッチ４０６ａ〜４
０６ｄのデータをＣＰＵバス４０８に出力する。
スタ４０２の設定値に従い抵抗４０３（１）〜４０３
（２ｎ＋１）の２n 個の接続点の内の一つを選択し、基
準電圧として出力する。コンパレータ４０５ａ〜４０５
ｄはそれぞれ入力端子４０１ａ〜４０１ｄの入力端子電
圧とマルチプレクサ４０４の出力の基準電圧を比較し、
基準電圧に対して入力端子電圧の方が高ければ“ハイ”
レベルを、低ければ“ロウ”レベルを出力する。ラッチ
４０６ａ〜４０６ｄはそれぞれコンパレータ４０５ａ〜
４０５ｄの出力をラッチし、出力バッファ４０７ａ〜４
０７ｄはマイコンの命令等に従ってラッチ４０６ａ〜４
０６ｄのデータをＣＰＵバス４０８に出力する。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の入力回路は、複数のアナログ入力端子があっても入
力スレッシュホールド電圧を単一にしか設定できず、そ
れぞれ異なった入力スレッシュホールド電圧を設定する
ことができない。
来の入力回路は、複数のアナログ入力端子があっても入
力スレッシュホールド電圧を単一にしか設定できず、そ
れぞれ異なった入力スレッシュホールド電圧を設定する
ことができない。
【０００６】また、端子毎に入力スレッシュホールド電
圧を変えるために基準電圧発生回路を複数個持たせれ
ば、端子毎に入力スレッシュホールド電圧を変えること
ができるが、基準電圧設定用の抵抗の占めるチップ面積
が大きくなり好ましくない。
圧を変えるために基準電圧発生回路を複数個持たせれ
ば、端子毎に入力スレッシュホールド電圧を変えること
ができるが、基準電圧設定用の抵抗の占めるチップ面積
が大きくなり好ましくない。
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な入力回
路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な入力回
路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る入力回路は、入力端子、基準電圧発生
回路、複数の電圧比較器、複数の基準電圧設定用レジス
タを有し、各基準電圧設定用レジスタの出力は基準電圧
設定回路に接続され、各電圧比較器の一方の入力は入力
端子に、残る一方の入力は基準電圧発生回路の出力とス
イッチを介して接続され、スイッチと接続された電圧比
較器の入力にはスイッチが導通となったときの基準電圧
発生回路の電圧を、スイッチが遮断されたときも保持す
る電圧保持手段を備えることを特徴としている。
に、本発明に係る入力回路は、入力端子、基準電圧発生
回路、複数の電圧比較器、複数の基準電圧設定用レジス
タを有し、各基準電圧設定用レジスタの出力は基準電圧
設定回路に接続され、各電圧比較器の一方の入力は入力
端子に、残る一方の入力は基準電圧発生回路の出力とス
イッチを介して接続され、スイッチと接続された電圧比
較器の入力にはスイッチが導通となったときの基準電圧
発生回路の電圧を、スイッチが遮断されたときも保持す
る電圧保持手段を備えることを特徴としている。
【０００９】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００１０】図１は本発明による第１の実施例を示す回
路ブロック構成図、図２はそのタイミング・チャートで
ある。
路ブロック構成図、図２はそのタイミング・チャートで
ある。
【００１１】図１を参照するに、図１は４ビットのアナ
ログ入力の入力ポートであり、アナログ入力端子１０１
ａ〜１０１ｄはアナログ入力用の入力端子、基準電圧設
定レジスタ１０２ａ〜１０２ｄはそれぞれアナログ入力
端子１０１ａ〜１０１ｄの入力スレッシュホールド電圧
を決定するためのｎビットのレジスタであり、その出力
はローカルバス１１１を介してマルチプレクサ１０４と
接続されている。抵抗１０３（１）〜１０３（２n ＋
１）は図４の構成と同等である。マルチプレクサ１０４
は抵抗１０３（１）〜１０３（２ｎ＋１）の２n 個の接
続点の内の一つを選択し、基準電圧として出力する。
ログ入力の入力ポートであり、アナログ入力端子１０１
ａ〜１０１ｄはアナログ入力用の入力端子、基準電圧設
定レジスタ１０２ａ〜１０２ｄはそれぞれアナログ入力
端子１０１ａ〜１０１ｄの入力スレッシュホールド電圧
を決定するためのｎビットのレジスタであり、その出力
はローカルバス１１１を介してマルチプレクサ１０４と
接続されている。抵抗１０３（１）〜１０３（２n ＋
１）は図４の構成と同等である。マルチプレクサ１０４
は抵抗１０３（１）〜１０３（２ｎ＋１）の２n 個の接
続点の内の一つを選択し、基準電圧として出力する。
【００１２】マルチプレクサ１０４とコンパレータ１０
５ａ〜１０５ｄの間にはスイッチ１０９ａ〜１０９ｄと
コンデンサ１１０ａ〜１１０ｄがそれぞれ図１に示す位
置に接続されている。スイッチ１０９ａ〜１０９ｄはＮ
ｃｈＭＯＳトランジスタで構成されている。コンパレー
タ１０５ａ〜１０５ｄの残る一方の入力には入力端子１
０１ａ〜１０１ｄが接続され、コンパレータ１０５ａ〜
１０５ｄの出力にはラッチ１０６ａ〜１０６ｄが、ラッ
チ１０６ａ〜１０６ｄの出力には出力バッファ１０７ａ
〜１０７ｄが、出力バッファ１０７ａ〜１０７ｄにはＣ
ＰＵバス１０８がそれぞれ接続されている。
５ａ〜１０５ｄの間にはスイッチ１０９ａ〜１０９ｄと
コンデンサ１１０ａ〜１１０ｄがそれぞれ図１に示す位
置に接続されている。スイッチ１０９ａ〜１０９ｄはＮ
ｃｈＭＯＳトランジスタで構成されている。コンパレー
タ１０５ａ〜１０５ｄの残る一方の入力には入力端子１
０１ａ〜１０１ｄが接続され、コンパレータ１０５ａ〜
１０５ｄの出力にはラッチ１０６ａ〜１０６ｄが、ラッ
チ１０６ａ〜１０６ｄの出力には出力バッファ１０７ａ
〜１０７ｄが、出力バッファ１０７ａ〜１０７ｄにはＣ
ＰＵバス１０８がそれぞれ接続されている。
【００１３】次に本発明による第１の実施例の動作につ
いて説明する。図２のタイミング・チャートで時刻ｔ１
からｔ２のタイミングではローカルバス１１１には基準
電圧設定レジスタ１０２ａのデータＶＲＥＦ１（設定
値）が出力されており、マルチプレクサ１０４は基準電
圧設定レジスタ１０２ａの設定値ＶＲＥＦ１に従い基準
電圧を出力する。スイッチ切替信号φ１が“ハイ”レベ
ルの期間、スイッチ１０９ａは“オン”し、コンデンサ
１１０ａは充電される。時刻ｔ２の直前のタイミングで
スイッチ切替信号φ１は立ち下がり、次に信号φ１が立
ち上がるまでコンデンサ１１０ａは電圧を保持する。従
って、コンパレータ１０５ａの一方の入力は常に基準電
圧設定レジスタ１０２ａの設定値に基づいた基準電圧に
保たれる。
いて説明する。図２のタイミング・チャートで時刻ｔ１
からｔ２のタイミングではローカルバス１１１には基準
電圧設定レジスタ１０２ａのデータＶＲＥＦ１（設定
値）が出力されており、マルチプレクサ１０４は基準電
圧設定レジスタ１０２ａの設定値ＶＲＥＦ１に従い基準
電圧を出力する。スイッチ切替信号φ１が“ハイ”レベ
ルの期間、スイッチ１０９ａは“オン”し、コンデンサ
１１０ａは充電される。時刻ｔ２の直前のタイミングで
スイッチ切替信号φ１は立ち下がり、次に信号φ１が立
ち上がるまでコンデンサ１１０ａは電圧を保持する。従
って、コンパレータ１０５ａの一方の入力は常に基準電
圧設定レジスタ１０２ａの設定値に基づいた基準電圧に
保たれる。
【００１４】次に、時刻ｔ２からｔ３のタイミングでは
ローカルバス１１１には基準電圧設定レジスタ１０２ｂ
の設定データＶＲＥＦ２が出力されており、マルチプレ
クサ１０４は基準電圧設定レジスタ１０２ｂの設定値Ｖ
ＲＥＦ２に従い基準電圧を出力する。スイッチ切替信号
φ２が“ハイ”レベルの期間、スイッチ１０９ｂは“オ
ン”し、コンデンサ１１０ｂは充電され、信号φ２が
“ロウ”レベルの期間、コンデンサ１１０ｂは電圧を保
持し、コンパレータ１０５ｂの一方の入力は常に基準電
圧設定レジスタ１０２ｂの設定値に基づいた基準電圧に
保たれる。
ローカルバス１１１には基準電圧設定レジスタ１０２ｂ
の設定データＶＲＥＦ２が出力されており、マルチプレ
クサ１０４は基準電圧設定レジスタ１０２ｂの設定値Ｖ
ＲＥＦ２に従い基準電圧を出力する。スイッチ切替信号
φ２が“ハイ”レベルの期間、スイッチ１０９ｂは“オ
ン”し、コンデンサ１１０ｂは充電され、信号φ２が
“ロウ”レベルの期間、コンデンサ１１０ｂは電圧を保
持し、コンパレータ１０５ｂの一方の入力は常に基準電
圧設定レジスタ１０２ｂの設定値に基づいた基準電圧に
保たれる。
【００１５】同様にして、コンパレータ１０５ｃの一方
の入力は基準電圧設定レジスタ１０２ｃの設定値ＶＲＥ
Ｆ３に基づいた基準電圧に、コンパレータ１０５ｄの一
方の入力は基準電圧設定レジスタ１０２ｄの設定値ＶＲ
ＥＦ４に基づいた基準電圧にそれぞれ保たれる。コンバ
レータ１０５ａ〜１０５ｄの残る一方の入力はそれぞれ
アナログ入力端子１０１ａ〜１０１ｄに接続されている
ので、アナログ入力端子１０１ａ〜１０１ｄはそれぞれ
異なったスレッシュホールド電圧を持つことができる。
の入力は基準電圧設定レジスタ１０２ｃの設定値ＶＲＥ
Ｆ３に基づいた基準電圧に、コンパレータ１０５ｄの一
方の入力は基準電圧設定レジスタ１０２ｄの設定値ＶＲ
ＥＦ４に基づいた基準電圧にそれぞれ保たれる。コンバ
レータ１０５ａ〜１０５ｄの残る一方の入力はそれぞれ
アナログ入力端子１０１ａ〜１０１ｄに接続されている
ので、アナログ入力端子１０１ａ〜１０１ｄはそれぞれ
異なったスレッシュホールド電圧を持つことができる。
【００１６】図３は本発明による第２の実施例を示す回
路ブロック構成図である。構成と動作を図１との相違点
を中心に説明する。
路ブロック構成図である。構成と動作を図１との相違点
を中心に説明する。
【００１７】図３を参照するに、図３は、アナログ入力
端子３０１の入力電圧が基準電圧設定レジスタ３０２ａ
で設定した上限値を上回った場合にはノアゲート３１６
の出力が“ハイ”レベルとなり、基準電圧設定レジスタ
３０２ｂで設定した下限値を下回った場合にはノアゲー
ト３１９の出力が“ハイ”レベルとなる機能を持った入
力値の上限値と下限値を検出する回路である。
端子３０１の入力電圧が基準電圧設定レジスタ３０２ａ
で設定した上限値を上回った場合にはノアゲート３１６
の出力が“ハイ”レベルとなり、基準電圧設定レジスタ
３０２ｂで設定した下限値を下回った場合にはノアゲー
ト３１９の出力が“ハイ”レベルとなる機能を持った入
力値の上限値と下限値を検出する回路である。
【００１８】図３ではマルチプレクサ３０４の出力には
定電圧回路３１２が接続されており、定電圧回路３１２
の出力電圧はマルチプレクサ３０４の出力電圧と同一
で、しかも定電圧回路３１２の出力インピーダンスはマ
ルチプレクサ３０４の出力インピーダンスに対して充分
低く構成されており、基準電圧設定レジスタ３０２ａ、
３０２ｂの設定値が変化したときのコンデンサ３１０
ａ、３１０ｂの充放電時間を短くすることにより、基準
電圧設定レジスタの設定値の変化に対するスレッシュホ
ールド電圧の変化の応答性をよくしている。また、スイ
ッチ３０９ａ、３０９ｂはＣＭＯＳのトランスミッショ
ンゲートで構成されており、Ｎｃｈで構成されたスイッ
チに対してマルチプレクサ３０４の出力電圧が高くても
スイッチの“オン”時のインピーダンスが高くならない
ようにしている。
定電圧回路３１２が接続されており、定電圧回路３１２
の出力電圧はマルチプレクサ３０４の出力電圧と同一
で、しかも定電圧回路３１２の出力インピーダンスはマ
ルチプレクサ３０４の出力インピーダンスに対して充分
低く構成されており、基準電圧設定レジスタ３０２ａ、
３０２ｂの設定値が変化したときのコンデンサ３１０
ａ、３１０ｂの充放電時間を短くすることにより、基準
電圧設定レジスタの設定値の変化に対するスレッシュホ
ールド電圧の変化の応答性をよくしている。また、スイ
ッチ３０９ａ、３０９ｂはＣＭＯＳのトランスミッショ
ンゲートで構成されており、Ｎｃｈで構成されたスイッ
チに対してマルチプレクサ３０４の出力電圧が高くても
スイッチの“オン”時のインピーダンスが高くならない
ようにしている。
【００１９】アナログ入力端子３０１の入力電圧が基準
電圧設定レジスタ３０２ａで設定した上限値より低い場
合にはアナログ入力端子３０１の入力端子の電圧の方が
アナログ入力端子３０１に接続されていない上限値検出
用コンパレータ３０５ａのもう一方の入力電圧より低
く、コンパレータ３０５ａの出力は“ロウ”レベル、デ
ィレイ回路３１３ａの出力も“ロウ”レベル、アンドゲ
ート３１４の出力も“ロウ”レベル、ノアゲート３１５
の出力は“ハイ”レベルとなり、ノアゲート３１６の出
力は“ロウ”レベルとなる。
電圧設定レジスタ３０２ａで設定した上限値より低い場
合にはアナログ入力端子３０１の入力端子の電圧の方が
アナログ入力端子３０１に接続されていない上限値検出
用コンパレータ３０５ａのもう一方の入力電圧より低
く、コンパレータ３０５ａの出力は“ロウ”レベル、デ
ィレイ回路３１３ａの出力も“ロウ”レベル、アンドゲ
ート３１４の出力も“ロウ”レベル、ノアゲート３１５
の出力は“ハイ”レベルとなり、ノアゲート３１６の出
力は“ロウ”レベルとなる。
【００２０】また、アナログ入力端子３０１の入力電圧
が基準電圧設定レジスタ３０２ａで設定した上限値より
高い期間がディレイ回路３１３ａのディレイ値より長い
期間続いた場合にはアナログ入力端子３０１の入力端子
の電圧の方がアナログ入力端子３０１に接続されていな
いコンパレータ３０５ａのもう一方の入力電圧より高
く、コンパレータ３０５ａの出力は“ハイ”レベル、デ
ィレイ回路３１３ａの出力も“ハイ”レベル、アンドゲ
ート３１４の出力も“ハイ”レベル、ノアゲート３１５
の出力は“ロウ”レベルとなり、ノアゲート３１６の出
力は“ハイ”レベルとなる。
が基準電圧設定レジスタ３０２ａで設定した上限値より
高い期間がディレイ回路３１３ａのディレイ値より長い
期間続いた場合にはアナログ入力端子３０１の入力端子
の電圧の方がアナログ入力端子３０１に接続されていな
いコンパレータ３０５ａのもう一方の入力電圧より高
く、コンパレータ３０５ａの出力は“ハイ”レベル、デ
ィレイ回路３１３ａの出力も“ハイ”レベル、アンドゲ
ート３１４の出力も“ハイ”レベル、ノアゲート３１５
の出力は“ロウ”レベルとなり、ノアゲート３１６の出
力は“ハイ”レベルとなる。
【００２１】次にアナログ入力端子３０１の入力電圧が
基準電圧設定レジスタ３０２ｂで設定した下限値より高
い場合には、アナログ入力端子３０１の入力端子の電圧
の方がアナログ入力端子３０１に接続されていない下限
値検出用コンパレータ３０５ｂのもう一方の入力電圧よ
り高く、コンパレータ３０５ｂの出力は“ハイ”レベ
ル、ディレイ回路３１３ｂの出力も“ハイ”レベル、ノ
アゲート３１７の出力は“ロウ”レベル、ノアゲート３
１８の出力は“ハイ”レベルとなり、ノアゲート３１９
の出力は“ロウ”レベルとなる。
基準電圧設定レジスタ３０２ｂで設定した下限値より高
い場合には、アナログ入力端子３０１の入力端子の電圧
の方がアナログ入力端子３０１に接続されていない下限
値検出用コンパレータ３０５ｂのもう一方の入力電圧よ
り高く、コンパレータ３０５ｂの出力は“ハイ”レベ
ル、ディレイ回路３１３ｂの出力も“ハイ”レベル、ノ
アゲート３１７の出力は“ロウ”レベル、ノアゲート３
１８の出力は“ハイ”レベルとなり、ノアゲート３１９
の出力は“ロウ”レベルとなる。
【００２２】また、アナログ入力端子３０１の入力電圧
が基準電圧設定レジスタ３０２ｂで設定した下限値より
低い期間がディレイ回路３１３ｂのディレイ値より長い
期間続いた場合には、アナログ入力端子３０１の入力端
子の電圧の方がアナログ入力端子３０１に接続されてい
ないコンパレータ３０５ｂのもう一方の入力電圧より低
く、コンパレータ３０５ｂの出力は“ロウ”レベル、デ
ィレイ回路３１３ｂの出力も“ロウ”レベル、ノアゲー
ト３１７の出力は“ハイ”レベル、ノアゲート３１８の
出力は“ロウ”レベルとなり、ノアゲート３１９の出力
は“ハイ”レベルとなる。
が基準電圧設定レジスタ３０２ｂで設定した下限値より
低い期間がディレイ回路３１３ｂのディレイ値より長い
期間続いた場合には、アナログ入力端子３０１の入力端
子の電圧の方がアナログ入力端子３０１に接続されてい
ないコンパレータ３０５ｂのもう一方の入力電圧より低
く、コンパレータ３０５ｂの出力は“ロウ”レベル、デ
ィレイ回路３１３ｂの出力も“ロウ”レベル、ノアゲー
ト３１７の出力は“ハイ”レベル、ノアゲート３１８の
出力は“ロウ”レベルとなり、ノアゲート３１９の出力
は“ハイ”レベルとなる。
【００２３】ノアゲート３１５、３１６で構成されてい
るフリップフロップとノアゲート３１８、３１９で構成
されているフリップフロップは、ＲＥＳＥＴ入力により
イニシャライズされる。また、入力回路の動作時にはＳ
ＴＯＰ信号は“ロウ”レベルであるが、入力回路の動作
停止時にはＳＴＯＰ信号が“ハイ”レベルになることに
よりコンパレータ３０５ａ〜３０５ｂ、定電圧回路３１
２は動作を停止し、スイッチ３２０が“オフ”し消費電
力が低く抑えられる。
るフリップフロップとノアゲート３１８、３１９で構成
されているフリップフロップは、ＲＥＳＥＴ入力により
イニシャライズされる。また、入力回路の動作時にはＳ
ＴＯＰ信号は“ロウ”レベルであるが、入力回路の動作
停止時にはＳＴＯＰ信号が“ハイ”レベルになることに
よりコンパレータ３０５ａ〜３０５ｂ、定電圧回路３１
２は動作を停止し、スイッチ３２０が“オフ”し消費電
力が低く抑えられる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
基準電圧発生回路の出力電圧を時分割で変化させその電
圧をコンデンサに比較電圧として保持させることによ
り、より少ない素子で複数のスレッシュホールド電圧を
持つ入力回路を構成することができる。
基準電圧発生回路の出力電圧を時分割で変化させその電
圧をコンデンサに比較電圧として保持させることによ
り、より少ない素子で複数のスレッシュホールド電圧を
持つ入力回路を構成することができる。
【図１】本発明による第１の実施例を示す回路ブロック
構成図である。
構成図である。
【図２】図１に示した実施例のタイミングチャートであ
る。
る。
【図３】本発明による第２の実施例を示す回路ブロック
構成図である。
構成図である。
【図４】従来における入力回路の回路ブロック図であ
る。
る。
１０１ａ〜ｄ、３０１、４０１ａ〜ｄ…アナログ入力端
子 １０２ａ〜ｄ、３０２ａ〜ｂ、４０２…基準電圧設定レ
ジスタ １０３（１）、１０３（２）、１０３（３）…１０３
（２n ）、１０３（２n＋１） ３０３（１）、３０３（２）、３０３（３）…３０３
（２n ）、３０３（２n＋１） ４０３（１）、４０３（２）、４０３（３）…４０３
（２n ）、４０３（２n＋１）抵抗 １０４、３０４、４０４…マルチプレクサ １０５ａ〜ｄ、３０５ａ〜ｂ、４０５ａ〜ｄ…コンパレ
ータ １０６ａ〜ｄ、４０６ａ〜ｄ…ラッチ １０７ａ〜ｄ、４０７ａ〜ｄ…出力バッファ １０８、３０８、４０８…ＣＰＵバス １０９ａ〜ｄ、３０９ａ〜ｂ、３２０…スイッチ １１０ａ〜ｄ、３１０ａ〜ｂ…コンデンサ １１１、３１１…ローカルバス ３１２…定電圧回路 ３１３ａ〜ｂ…ディレイ回路 ３１４…アンドゲート ３１５、３１６、３１７、３１８、３１９…ノアゲート
子 １０２ａ〜ｄ、３０２ａ〜ｂ、４０２…基準電圧設定レ
ジスタ １０３（１）、１０３（２）、１０３（３）…１０３
（２n ）、１０３（２n＋１） ３０３（１）、３０３（２）、３０３（３）…３０３
（２n ）、３０３（２n＋１） ４０３（１）、４０３（２）、４０３（３）…４０３
（２n ）、４０３（２n＋１）抵抗 １０４、３０４、４０４…マルチプレクサ １０５ａ〜ｄ、３０５ａ〜ｂ、４０５ａ〜ｄ…コンパレ
ータ １０６ａ〜ｄ、４０６ａ〜ｄ…ラッチ １０７ａ〜ｄ、４０７ａ〜ｄ…出力バッファ １０８、３０８、４０８…ＣＰＵバス １０９ａ〜ｄ、３０９ａ〜ｂ、３２０…スイッチ １１０ａ〜ｄ、３１０ａ〜ｂ…コンデンサ １１１、３１１…ローカルバス ３１２…定電圧回路 ３１３ａ〜ｂ…ディレイ回路 ３１４…アンドゲート ３１５、３１６、３１７、３１８、３１９…ノアゲート
Claims (2)
- 【請求項１】 入力端子、基準電圧発生回路、複数の電
圧比較器、複数の基準電圧設定用レジスタを有し、前記
各基準電圧設定用レジスタの出力は前記基準電圧設定回
路に接続され、前記各電圧比較器の一方の入力は前記入
力端子に、残る一方の入力は前記基準電圧発生回路の出
力とスイッチを介して接続され、該スイッチと接続され
た前記電圧比較器の入力には前記スイッチが導通となっ
たときの前記基準電圧発生回路の電圧を該スイッチが遮
断されたときにも保持する電圧保持手段を備えることを
特徴とする入力回路。 - 【請求項２】 前記基準電圧発生回路と前記スイッチと
の間に定電圧回路を設けたことを更に特徴とする請求項
１に記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25950592A JP3327956B2 (ja) | 1992-09-29 | 1992-09-29 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25950592A JP3327956B2 (ja) | 1992-09-29 | 1992-09-29 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06111033A true JPH06111033A (ja) | 1994-04-22 |
| JP3327956B2 JP3327956B2 (ja) | 2002-09-24 |
Family
ID=17335038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25950592A Expired - Fee Related JP3327956B2 (ja) | 1992-09-29 | 1992-09-29 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3327956B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335641B1 (en) | 1999-07-29 | 2002-01-01 | Mitsubishi Electric System Lsi Design Corporation | Automatic input threshold selector |
| US7400180B2 (en) | 2004-12-09 | 2008-07-15 | Elpida Memory, Inc. | Semiconductor device having input circuits activated by clocks having different phases |
| JP2013070215A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | アナログ／デジタル変換器 |
| JP2020010536A (ja) * | 2018-07-10 | 2020-01-16 | 株式会社半導体エネルギー研究所 | 電池保護回路、蓄電装置、及び電気機器 |
-
1992
- 1992-09-29 JP JP25950592A patent/JP3327956B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335641B1 (en) | 1999-07-29 | 2002-01-01 | Mitsubishi Electric System Lsi Design Corporation | Automatic input threshold selector |
| US7400180B2 (en) | 2004-12-09 | 2008-07-15 | Elpida Memory, Inc. | Semiconductor device having input circuits activated by clocks having different phases |
| US7791383B2 (en) | 2004-12-09 | 2010-09-07 | Elpida Memory, Inc. | Semiconductor device having input circuits activated by clocks having different phases |
| JP2013070215A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | アナログ／デジタル変換器 |
| JP2020010536A (ja) * | 2018-07-10 | 2020-01-16 | 株式会社半導体エネルギー研究所 | 電池保護回路、蓄電装置、及び電気機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3327956B2 (ja) | 2002-09-24 |
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