JPH06105857B2 - 定電流出力回路 - Google Patents
定電流出力回路Info
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- JPH06105857B2 JPH06105857B2 JP61230346A JP23034686A JPH06105857B2 JP H06105857 B2 JPH06105857 B2 JP H06105857B2 JP 61230346 A JP61230346 A JP 61230346A JP 23034686 A JP23034686 A JP 23034686A JP H06105857 B2 JPH06105857 B2 JP H06105857B2
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- transistors
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、２ビットの入力を定電流に変換する回路に関
し、プラス電流，マイナス電流，ゼロ電流（ハイ・イン
ピーダンス）の３値を出力する回路に関するものであ
る。
し、プラス電流，マイナス電流，ゼロ電流（ハイ・イン
ピーダンス）の３値を出力する回路に関するものであ
る。
従来の技術 従来の定電流出力回路の一例を第２図に示す。第２図に
おいて１は電源端子、２は定電圧端子、３は第１の入力
端子、４は第２の入力端子、５および６はベース電位が
定電圧端子２に印加される第１および第２のトランジス
タ、７および８はトランジスタ５および６のエミッタと
入力端子３および４との間に接続された第１および第２
の抵抗、９および10は第１のカレントミラー回路を構成
する第３および第４のトランジスタ、11および12は第２
のカレントミラー回路を構成する第５および第６のトラ
ンジスタ、13および14は第３のカレントミラー回路を構
成する第７および第８のトランジスタそして15が出力端
子である。上記の構成とされた回路においては入力端子
３と４の存在により２ビットのデータが入力されること
になる。例えば、第１の入力端子３電位をV1、定電圧端
子３の電位をVrefとし、V1がVrefよりも高い条件が成立
した場合、第１のトランジスタ５のベース，エミッタ間
電圧をVBE1,第１の抵抗７の抵抗値をR1とすると、第１
のトランジスタ５のコレクタ電流IC1は次式のようにな
る。
おいて１は電源端子、２は定電圧端子、３は第１の入力
端子、４は第２の入力端子、５および６はベース電位が
定電圧端子２に印加される第１および第２のトランジス
タ、７および８はトランジスタ５および６のエミッタと
入力端子３および４との間に接続された第１および第２
の抵抗、９および10は第１のカレントミラー回路を構成
する第３および第４のトランジスタ、11および12は第２
のカレントミラー回路を構成する第５および第６のトラ
ンジスタ、13および14は第３のカレントミラー回路を構
成する第７および第８のトランジスタそして15が出力端
子である。上記の構成とされた回路においては入力端子
３と４の存在により２ビットのデータが入力されること
になる。例えば、第１の入力端子３電位をV1、定電圧端
子３の電位をVrefとし、V1がVrefよりも高い条件が成立
した場合、第１のトランジスタ５のベース，エミッタ間
電圧をVBE1,第１の抵抗７の抵抗値をR1とすると、第１
のトランジスタ５のコレクタ電流IC1は次式のようにな
る。
IC1≒（V1−VBE1−Vref）/R1 …………（１） 同様に第２の入力端子４の電位V2が２の定電圧端子の電
位Vrefよりも高い回路条件が成立した場合、第２のトラ
ンジスタ６のベース・エミッタ間電圧をVBE2、第２の抵
抗８の抵抗値をR2とすると、第２のトランジスタ６のコ
レクタ電流IC2は次式のようになる。
位Vrefよりも高い回路条件が成立した場合、第２のトラ
ンジスタ６のベース・エミッタ間電圧をVBE2、第２の抵
抗８の抵抗値をR2とすると、第２のトランジスタ６のコ
レクタ電流IC2は次式のようになる。
IC2≒（V2−VBE2−Vref）/R2 ……………（２） また第１および第２の入力端子3,4の電位V1,V2が定電圧
端子２の電位Vrefよりも低いときにはコレクタ電流IC1
およびIC2はゼロとなる。
端子２の電位Vrefよりも低いときにはコレクタ電流IC1
およびIC2はゼロとなる。
ところで、トランジスタ５のコレクタ電流IC1は第３と
第４のトランジスタ9,10によって構成される第１のカレ
ントミラー回路によってミラーされ、さらに第7,第８の
トランジスタ13,14によって構成される第３のカレント
ミラー回路によってもミラーされて、第８のトランジス
タ14のコレクタ電流となる。また、第２のトランジスタ
６のコレクタ電流IC2は、第５と第６のトランジスタ11,
12によって構成される第２のカレントミラー回路によっ
てミラーされて第６のトランジスタ12のコレクタ電流と
なる。このような回路動作により出力端子15に現われる
電流Ioutは次のようになる。
第４のトランジスタ9,10によって構成される第１のカレ
ントミラー回路によってミラーされ、さらに第7,第８の
トランジスタ13,14によって構成される第３のカレント
ミラー回路によってもミラーされて、第８のトランジス
タ14のコレクタ電流となる。また、第２のトランジスタ
６のコレクタ電流IC2は、第５と第６のトランジスタ11,
12によって構成される第２のカレントミラー回路によっ
てミラーされて第６のトランジスタ12のコレクタ電流と
なる。このような回路動作により出力端子15に現われる
電流Ioutは次のようになる。
Iout＝IC1−IC2 ………………（３） この定電流出力回路では、入力端子の電位が定電圧端子
の電位よりも高いときを“H"、逆に低いときを“L"とす
ると、次の４つの出力状態が生じる。
の電位よりも高いときを“H"、逆に低いときを“L"とす
ると、次の４つの出力状態が生じる。
すなわち、第１の入力端子３が“H"、第２の入力端子４
が“L"のときの出力電流Iout1 Iout1＝IC1 ………………（５） 第１の入力端子３が“L"、第２の入力端子４が“H"のと
きの出力電流Iout2 Iout2＝−IC2 ………………（６） 第１の入力端子３が“L"、第２の入力端子４が“L"のと
きの出力電流Iout3 Iout3＝０ ………………（７） 第１の入力端子３が“H"、第２の入力端子４が“H"のと
きの出力電流Iout4 Iout4＝IC1−IC2＝（V1−VBE1−Vref）/R1 −（V2−VBE2−Vref）R2 …………（８） の４状態である。
が“L"のときの出力電流Iout1 Iout1＝IC1 ………………（５） 第１の入力端子３が“L"、第２の入力端子４が“H"のと
きの出力電流Iout2 Iout2＝−IC2 ………………（６） 第１の入力端子３が“L"、第２の入力端子４が“L"のと
きの出力電流Iout3 Iout3＝０ ………………（７） 第１の入力端子３が“H"、第２の入力端子４が“H"のと
きの出力電流Iout4 Iout4＝IC1−IC2＝（V1−VBE1−Vref）/R1 −（V2−VBE2−Vref）R2 …………（８） の４状態である。
なお、V1＝V2,VBE1＝VBE2,R1＝R2とすると Iout4＝０ …………（９） となるが実際には回路のさまざまなばらつきによってIo
ut4＝０とはならず、オフセット電流Ioffが流れ、Iout4
は Iout4＝Ioff …………（10） となる。
ut4＝０とはならず、オフセット電流Ioffが流れ、Iout4
は Iout4＝Ioff …………（10） となる。
発明が解決しようとする問題点 従来の回路では、２つの入力が共に“H"のとき、出力電
流Ioutはゼロ（ハイ・インピーダンス）とはならず、さ
まざまなばらつきによるオフセット電流が流れる。すな
わち２ビットの入力でプラス電流，マイナス電流，ゼロ
電流（ハイ・インピーダンス）の３値出力状態を実現す
る事が困難であった。
流Ioutはゼロ（ハイ・インピーダンス）とはならず、さ
まざまなばらつきによるオフセット電流が流れる。すな
わち２ビットの入力でプラス電流，マイナス電流，ゼロ
電流（ハイ・インピーダンス）の３値出力状態を実現す
る事が困難であった。
本発明は、２ビットの入力でプラス電流，マイナス電
流，ゼロ電流（ハイ・インピーダンス）の３値出力状態
を成立させることができる定電流回路の提供を目的とす
るものである。
流，ゼロ電流（ハイ・インピーダンス）の３値出力状態
を成立させることができる定電流回路の提供を目的とす
るものである。
問題点を解決するための手段 この目的を達成するために本発明では、回路のさまざま
なばらつきを吸収するためのデットゾーンをカレント・
ミラー回路の出力部に設け、オフセット電流を吸収する
構成としている。
なばらつきを吸収するためのデットゾーンをカレント・
ミラー回路の出力部に設け、オフセット電流を吸収する
構成としている。
作用 この構成によれば、２つの入力が共に“H"のとき、出力
電流をゼロとすることが可能になり、２ビットの入力で
プラス電流，マイナス電流，ゼロ電流（ハイ・インピー
ダンス）の３値出力状態が実現出来る。
電流をゼロとすることが可能になり、２ビットの入力で
プラス電流，マイナス電流，ゼロ電流（ハイ・インピー
ダンス）の３値出力状態が実現出来る。
実 施 例 以下本発明の実施例を示す第１図の回路を参照して説明
する。
する。
第１図において１は電源端子、２は第１の定電圧端子、
3,4は第1,第２の入力端子、５および６はベース電位が
定電圧端子２に印加される定電圧で固定される第１およ
び第２のトランジスタ、７および８はトランジスタ５お
よび６のエミッタと第１および第２の入力端子３と４の
間に接続された第１および第２の抵抗である。９および
10は第１のカレントミラー回路を構成する第３および第
４のトランジスタであり、トランジスタ９のコレクタと
ベースは共通接続されてトランジスタ５のコレクタに接
続され、また、トランジスタ10のコレクタはトランジス
タ６のコレクタに接続される。11および12は第２のカレ
ントミラー回路を構成する第５および第６のトランジス
タ、13および14は第３のカレントミラー回路を構成する
第７および第８のトランジスタである。なお、トランジ
スタ11,12,13および14のエミッタは第２の定電圧端子16
に接続され、第５のトランジスタ11のコレクタとベース
および第７のトランジスタ13とコレクタとベースは、そ
れぞれ共通接続されて、第2,第４のトランジスタ８と10
のコレクタ共通接続点に接続される。17と18は第４のカ
レントミラー回路を構成する第９および第10のトランジ
スタであり、トランジスタ17のコレクタとベースは共通
接続されて第６のトランジスタ12のコレクタに接続さ
れ、また、第９および第10のトランジスタ17と18のエミ
ッタは電源端子１に接続され、さらに第９のトランジス
タのコレクタと電源端子１の間に第３の抵抗19が接続さ
れている。20および21は第５のカレントミラー回路を構
成する第11,第12のトランジスタであり、第11のトラン
ジスタ20のコレクタとベースは共通接続されて第８のト
ランジスタ14のコレクタに接続され、また第11と第12の
トランジスタ20と21のエミッタは接地され、さらに、第
11のトランジスタ20のコレクタと接地間に第４の抵抗22
接続されている。そして、第10および第12のトランジス
タ18と21のコレクタとを共通接続し、この共通接続点に
出力端子23が付設されている。
3,4は第1,第２の入力端子、５および６はベース電位が
定電圧端子２に印加される定電圧で固定される第１およ
び第２のトランジスタ、７および８はトランジスタ５お
よび６のエミッタと第１および第２の入力端子３と４の
間に接続された第１および第２の抵抗である。９および
10は第１のカレントミラー回路を構成する第３および第
４のトランジスタであり、トランジスタ９のコレクタと
ベースは共通接続されてトランジスタ５のコレクタに接
続され、また、トランジスタ10のコレクタはトランジス
タ６のコレクタに接続される。11および12は第２のカレ
ントミラー回路を構成する第５および第６のトランジス
タ、13および14は第３のカレントミラー回路を構成する
第７および第８のトランジスタである。なお、トランジ
スタ11,12,13および14のエミッタは第２の定電圧端子16
に接続され、第５のトランジスタ11のコレクタとベース
および第７のトランジスタ13とコレクタとベースは、そ
れぞれ共通接続されて、第2,第４のトランジスタ８と10
のコレクタ共通接続点に接続される。17と18は第４のカ
レントミラー回路を構成する第９および第10のトランジ
スタであり、トランジスタ17のコレクタとベースは共通
接続されて第６のトランジスタ12のコレクタに接続さ
れ、また、第９および第10のトランジスタ17と18のエミ
ッタは電源端子１に接続され、さらに第９のトランジス
タのコレクタと電源端子１の間に第３の抵抗19が接続さ
れている。20および21は第５のカレントミラー回路を構
成する第11,第12のトランジスタであり、第11のトラン
ジスタ20のコレクタとベースは共通接続されて第８のト
ランジスタ14のコレクタに接続され、また第11と第12の
トランジスタ20と21のエミッタは接地され、さらに、第
11のトランジスタ20のコレクタと接地間に第４の抵抗22
接続されている。そして、第10および第12のトランジス
タ18と21のコレクタとを共通接続し、この共通接続点に
出力端子23が付設されている。
以上のような回路構成とされた本発明の定電流出力回路
の入力形式は第２図の場合と同様であり、第１の入力端
子３、第２の入力端子４の電位が第１の定電圧端子２の
電位よりも高いとき、第１の入力端子３の電位をV1′、
第１の定電圧端子２の電位をVref′、第１のトランジス
タ５のベース・エミッタ間電圧をVBE1′、第１の抵抗７
の抵抗値をR1′とすると第１トランジスタ５のコレクタ
電流IC1′は次式のようになる。
の入力形式は第２図の場合と同様であり、第１の入力端
子３、第２の入力端子４の電位が第１の定電圧端子２の
電位よりも高いとき、第１の入力端子３の電位をV1′、
第１の定電圧端子２の電位をVref′、第１のトランジス
タ５のベース・エミッタ間電圧をVBE1′、第１の抵抗７
の抵抗値をR1′とすると第１トランジスタ５のコレクタ
電流IC1′は次式のようになる。
IC1′＝（V1′−VBE1′−Vref′）/R1′ ………（11） 同様に第２の入力端子４の電位をV2′、第２のトランジ
スタ６のベース・エミッタ間電圧をVBE2′、第２の抵抗
８の抵抗値をR2′とすると第２のトランジスタ６のコレ
クタ電流IC2′は次式のようになる。
スタ６のベース・エミッタ間電圧をVBE2′、第２の抵抗
８の抵抗値をR2′とすると第２のトランジスタ６のコレ
クタ電流IC2′は次式のようになる。
IC2′＝（V2′−VBE2′−Vref′）/R2′ ………（12） ところで、第２のトランジスタ６のコレクタと第４のト
ランジスタ10のコレクタとの接続点に現われる電流（I
C1′−IC2′）がプラス（はき出し）の時、この電流は
第5,第６のトランジスタ11と12で構成される第２のカレ
ントミラー回路によってミラーされる。さらに第９のト
ランジスタ17のベース・エミッタ間電圧をVBE9、第３の
抵抗19の抵抗値をR3とすると、電流（IC1′−IC2′）が （IC1′−IC2′）＞VBE9/R3 …………（13） の条件を満足すると、第9,第10のトランジスタ17と18で
構成される第４のカレントミラー回路が動作し、出力端
子22から Iout′＝（IC1′−IC2′）−（VBE9/R3） ……（14） であらわされる電流値の電流Iout′が流れ出す。
ランジスタ10のコレクタとの接続点に現われる電流（I
C1′−IC2′）がプラス（はき出し）の時、この電流は
第5,第６のトランジスタ11と12で構成される第２のカレ
ントミラー回路によってミラーされる。さらに第９のト
ランジスタ17のベース・エミッタ間電圧をVBE9、第３の
抵抗19の抵抗値をR3とすると、電流（IC1′−IC2′）が （IC1′−IC2′）＞VBE9/R3 …………（13） の条件を満足すると、第9,第10のトランジスタ17と18で
構成される第４のカレントミラー回路が動作し、出力端
子22から Iout′＝（IC1′−IC2′）−（VBE9/R3） ……（14） であらわされる電流値の電流Iout′が流れ出す。
逆に、電流（IC1′−IC2′）が （IC1′−IC2′）＜VBE9/R3 …………（15） の条件を満足するときには、第４のカレントミラー回路
は動作せず、出力端子22からの電流の流出はない。
は動作せず、出力端子22からの電流の流出はない。
同様に、電流（IC1′−IC2′）がマイナス（吸い込み）
の時には、この電流が第7,第８のトランジスタ13と14に
よって構成される第３のカレントミラー回路によってミ
ラーされる。なお、第11のトランジスタ20のベース・エ
ミッタ間電圧をVBE11、第４の抵抗22の抵抗値をR4とす
ると｜（IC1′−IC2′）｜が ｜（IC1′−IC2′）｜＞VBE11/R4 …………（16） の条件を満足すると、第11,第12のトランジスタ20と21
で構成される第５のカレントミラー回路が動作し、出力
端子22から Iout′＝（IC1′−IC2′）＋（VBE11/R4） …（17） であらわされる値の電流を吸い込む。
の時には、この電流が第7,第８のトランジスタ13と14に
よって構成される第３のカレントミラー回路によってミ
ラーされる。なお、第11のトランジスタ20のベース・エ
ミッタ間電圧をVBE11、第４の抵抗22の抵抗値をR4とす
ると｜（IC1′−IC2′）｜が ｜（IC1′−IC2′）｜＞VBE11/R4 …………（16） の条件を満足すると、第11,第12のトランジスタ20と21
で構成される第５のカレントミラー回路が動作し、出力
端子22から Iout′＝（IC1′−IC2′）＋（VBE11/R4） …（17） であらわされる値の電流を吸い込む。
逆に ｜（IC1′−IC2′）｜＜VBE11/R4 ………（18） の条件を満足するときには、第５のカレントミラー回路
は動作せず出力端子22からの電流の吸い込みはない。
は動作せず出力端子22からの電流の吸い込みはない。
このように動作する本発明の回路では、入力端子３と４
の電位が第１の定電圧端子２の電位よりも高いときを
“H"、低いときを“L"とすると、次の４つの状態が生じ
る。
の電位が第１の定電圧端子２の電位よりも高いときを
“H"、低いときを“L"とすると、次の４つの状態が生じ
る。
すなわち、第１の入力端子３が“L"、第２の入力端子４
が“H"のときの出力電流Iout′１ Iout′１＝IC1′−（VBE9/R3） …………（19） 第１の入力端子３が“H"、第２の入力端子４が“L"のと
きの出力電流Iout′２ Iout′２＝−IC2′＋（VBE11/R4） ………（20） 第１の入力端子３が“L"、第２の入力端子４が“L"のと
きの出力電流Iout′３ Iout′３＝０ ………（21） 第１の入力端子３が“H"、第２の入力端子４が“H"のと
きの出力電流Iout′４ であれば Iout′４＝０ ………（24） となり出力電流がゼロ（ハイ・インピーダンス）となる
４つの状態である。すなわち、入力電圧，トランジスタ
特性あるいは抵抗値のばらつきによって生じるオフセッ
ト電流（IC1′−IC2′）が、第３および第４の抵抗19と
22の接続とその値の設定で不感帯を設けた第４と第５の
カレントミラー回路の動作で吸収され、出力端子の出力
電流をゼロ（ハイ・インピーダンス）とする事が出来
る。
が“H"のときの出力電流Iout′１ Iout′１＝IC1′−（VBE9/R3） …………（19） 第１の入力端子３が“H"、第２の入力端子４が“L"のと
きの出力電流Iout′２ Iout′２＝−IC2′＋（VBE11/R4） ………（20） 第１の入力端子３が“L"、第２の入力端子４が“L"のと
きの出力電流Iout′３ Iout′３＝０ ………（21） 第１の入力端子３が“H"、第２の入力端子４が“H"のと
きの出力電流Iout′４ であれば Iout′４＝０ ………（24） となり出力電流がゼロ（ハイ・インピーダンス）となる
４つの状態である。すなわち、入力電圧，トランジスタ
特性あるいは抵抗値のばらつきによって生じるオフセッ
ト電流（IC1′−IC2′）が、第３および第４の抵抗19と
22の接続とその値の設定で不感帯を設けた第４と第５の
カレントミラー回路の動作で吸収され、出力端子の出力
電流をゼロ（ハイ・インピーダンス）とする事が出来
る。
発明の効果 以上のように本発明によれば、オフセット電流が発生し
てもこれを吸収する回路機能が発揮されるところとな
り、２ビットの入力を、プラス電流，マイナス電流，ゼ
ロ電流の３値出力に変換することが可能な定電流出力回
路が実現される。
てもこれを吸収する回路機能が発揮されるところとな
り、２ビットの入力を、プラス電流，マイナス電流，ゼ
ロ電流の３値出力に変換することが可能な定電流出力回
路が実現される。
【図面の簡単な説明】 第１図は本発明にかかる定電流出力回路の構成例を示す
回路図、第２図は従来の定電流出力回路の構成を示す回
路図である。 １……電源端子、２……第１の定電圧端子、３……第１
の入力端子、４……第２の入力端子、５……第１のトラ
ンジスタ、６……第２のトランジスタ、７……第１の抵
抗、８……第２の抵抗、９……第３のトランジスタ、10
……第４のトランジスタ、11……第５のトランジスタ、
12……第６のトランジスタ、13……第７のトランジス
タ、14……第８のトランジスタ、16……第２の定電圧端
子、17……第９のトランジスタ、18……第10のトランジ
スタ、19……第３の抵抗、20……第11のトランジスタ、
21……第12のトランジスタ、22……第４の抵抗、23……
出力端子。
回路図、第２図は従来の定電流出力回路の構成を示す回
路図である。 １……電源端子、２……第１の定電圧端子、３……第１
の入力端子、４……第２の入力端子、５……第１のトラ
ンジスタ、６……第２のトランジスタ、７……第１の抵
抗、８……第２の抵抗、９……第３のトランジスタ、10
……第４のトランジスタ、11……第５のトランジスタ、
12……第６のトランジスタ、13……第７のトランジス
タ、14……第８のトランジスタ、16……第２の定電圧端
子、17……第９のトランジスタ、18……第10のトランジ
スタ、19……第３の抵抗、20……第11のトランジスタ、
21……第12のトランジスタ、22……第４の抵抗、23……
出力端子。
Claims (1)
- 【請求項１】ベース電位が第１の定電圧に固定される第
1,第２のトランジスタと、同第１および第２のトランジ
スタの各エミッタと第１および第２の入力端子との間に
接続された第１および第２の抵抗と前記第1,第２のトラ
ンジスタのコレクタに各コレクタが接続される第3,第４
のトランジスタで構成された第１のカレントミラー回路
と、前記第２のトランジスタのコレクタにコレクタが接
続される第５のトランジスタと第６のトランジスタで構
成された第２のカレントミラー回路と、前記第２のトラ
ンジスタのコレクタにコレクタが接続される第７のトラ
ンジスタと第８のトランジスタで構成された第３のカレ
ントミラー回路と、前記第５〜第８のトランジスタのエ
ミッタを第２の定電圧に固定する手段と、前記第６のト
ランジスタのコレクタに一端ならびにコレクタが接続さ
れる第３の抵抗ならびに第９のトランジスタと第10のト
ランジスタとで構成された第４のカレントミラー回路
と、前記第８のトランジスタのコレクタに一端ならびに
コレクタが接続される第４の抵抗ならびに第11のトラン
ジスタと第12のトランジスタとで構成された第５のカレ
ントミラー回路を備えるとともに、前記第10と第12のト
ランジスタを結合し、同結合点に出力端子を設けたこと
を特徴とする定電流出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230346A JPH06105857B2 (ja) | 1986-09-29 | 1986-09-29 | 定電流出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230346A JPH06105857B2 (ja) | 1986-09-29 | 1986-09-29 | 定電流出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384305A JPS6384305A (ja) | 1988-04-14 |
| JPH06105857B2 true JPH06105857B2 (ja) | 1994-12-21 |
Family
ID=16906408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230346A Expired - Lifetime JPH06105857B2 (ja) | 1986-09-29 | 1986-09-29 | 定電流出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105857B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4941733B2 (ja) * | 2007-03-28 | 2012-05-30 | 日本電気株式会社 | 電流増幅回路 |
-
1986
- 1986-09-29 JP JP61230346A patent/JPH06105857B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6384305A (ja) | 1988-04-14 |
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