JPH06105431B2 - ベクトル・プロセッサにおける仮想計算機装置 - Google Patents
ベクトル・プロセッサにおける仮想計算機装置Info
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- JPH06105431B2 JPH06105431B2 JP62210415A JP21041587A JPH06105431B2 JP H06105431 B2 JPH06105431 B2 JP H06105431B2 JP 62210415 A JP62210415 A JP 62210415A JP 21041587 A JP21041587 A JP 21041587A JP H06105431 B2 JPH06105431 B2 JP H06105431B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
Description
【発明の詳細な説明】 〔概要〕 仮想計算機システムを実現するためのアドレス修飾機構
をもつスカラ・ユニットで構成される第１の処理装置
と，当該修飾機構をもたないベクトル・ユニットで構成
される第２の処理装置と，両者からアクセス可能な記憶
装置とを有するベクトル・プロセッサにおける仮想計算
機位置に関し， 上記第２の処理装置内に第１の処理装置と同様のアドレ
ス修飾機構をもうけることなく，上記データ処理装置に
おいて簡単に仮想計算機を実現することを目的とし， 第２の処理装置内にベースアドレス・ガードレジスタを
もうけると共に，第２の処理装置がアクセス可能なドメ
インを，上記記憶装置の最高位アドレスから上記ベース
アドレス・ガードレジスタの内容で与えられるアドレス
までの領域に定めるようにし，非所望な領域に対するア
クセスをメモリ・アクセス例外とするよう構成する。
をもつスカラ・ユニットで構成される第１の処理装置
と，当該修飾機構をもたないベクトル・ユニットで構成
される第２の処理装置と，両者からアクセス可能な記憶
装置とを有するベクトル・プロセッサにおける仮想計算
機位置に関し， 上記第２の処理装置内に第１の処理装置と同様のアドレ
ス修飾機構をもうけることなく，上記データ処理装置に
おいて簡単に仮想計算機を実現することを目的とし， 第２の処理装置内にベースアドレス・ガードレジスタを
もうけると共に，第２の処理装置がアクセス可能なドメ
インを，上記記憶装置の最高位アドレスから上記ベース
アドレス・ガードレジスタの内容で与えられるアドレス
までの領域に定めるようにし，非所望な領域に対するア
クセスをメモリ・アクセス例外とするよう構成する。
本発明は，ベクトル・プロセッサにおける仮想計算機装
置，特に，仮想計算機システムを実現するためのアドレ
ス修飾機構をもつスカラ・ユニットで構成される第１の
処理装置と，当該修飾機構をもたないベクトル・ユニッ
トで構成される第２の処理装置と，両者からアクセス可
能な記憶装置とを有するベクトル・プロセッサにおける
仮想計算機装置に関する。
置，特に，仮想計算機システムを実現するためのアドレ
ス修飾機構をもつスカラ・ユニットで構成される第１の
処理装置と，当該修飾機構をもたないベクトル・ユニッ
トで構成される第２の処理装置と，両者からアクセス可
能な記憶装置とを有するベクトル・プロセッサにおける
仮想計算機装置に関する。
仮想計算機は,1台の計算機内に制御プログラムの制御に
よって，複数の同一または異なるオペレーティング・シ
ステム（OS）を共存させ，夫々が独立の計算機システム
であるかのように，即ち仮想計算機として使用すること
ができるようにするものである。このような仮想計算機
の制御方式を実現するためには，実記憶領域の割合を行
うアドレス修飾などのハードウェア機構が用意されてい
る。
よって，複数の同一または異なるオペレーティング・シ
ステム（OS）を共存させ，夫々が独立の計算機システム
であるかのように，即ち仮想計算機として使用すること
ができるようにするものである。このような仮想計算機
の制御方式を実現するためには，実記憶領域の割合を行
うアドレス修飾などのハードウェア機構が用意されてい
る。
従来，例えばベクトルプロセッサにおいては,2つの処理
装置から構成されている。１つはスカラ・ユニット（S
U）であって，システムの制御や一般ジョブのスカラ命
令を実行する汎用計算機に相当するものであり，仮想計
算機を実現するためのアドレス修飾機構などを通常もっ
ている。他の１つはベクトル・ユニット（VU）であっ
て，ベクトル命令をパイプライン演算機で高速に実行す
ることを目的に設計されており，汎用計算機的な作用で
ある仮想計算機として使用することは考慮されていなか
った。即ちアドレス修飾機構をもっていなかった。
装置から構成されている。１つはスカラ・ユニット（S
U）であって，システムの制御や一般ジョブのスカラ命
令を実行する汎用計算機に相当するものであり，仮想計
算機を実現するためのアドレス修飾機構などを通常もっ
ている。他の１つはベクトル・ユニット（VU）であっ
て，ベクトル命令をパイプライン演算機で高速に実行す
ることを目的に設計されており，汎用計算機的な作用で
ある仮想計算機として使用することは考慮されていなか
った。即ちアドレス修飾機構をもっていなかった。
上記の如く，従来のベクトルプロセッサにおいては，ベ
クトル・ユニット（VU）が上述のアドレス修飾機構をも
っていなかったために，ベクトルプロセッサ全体を仮想
計算機システムとして使用することができなかった。
クトル・ユニット（VU）が上述のアドレス修飾機構をも
っていなかったために，ベクトルプロセッサ全体を仮想
計算機システムとして使用することができなかった。
しかし，昨今，ベクトルプロセッサに対するユーザの要
求が２極分化しており，一方はハイエンド機により一層
の高速処理を希望し，他方はローエンド機による汎用化
（使い易さや汎用機と同様の機能をもつようにする）の
ための希望である。このために，特に後者の場合に，ベ
クトルプロセッサにおいてベクトル処理機能を利用でき
る仮想計算機として使用することが要求されるようにな
ってきた。
求が２極分化しており，一方はハイエンド機により一層
の高速処理を希望し，他方はローエンド機による汎用化
（使い易さや汎用機と同様の機能をもつようにする）の
ための希望である。このために，特に後者の場合に，ベ
クトルプロセッサにおいてベクトル処理機能を利用でき
る仮想計算機として使用することが要求されるようにな
ってきた。
本発明は，上記第２の処理装置内に第１の処理装置と同
様のアドレス修飾機構をもうけることなく，上記データ
処理装置において簡単に仮想計算機を実現することを目
的としている。
様のアドレス修飾機構をもうけることなく，上記データ
処理装置において簡単に仮想計算機を実現することを目
的としている。
第１図は本発明の原理構成図を示す。図中の符号１はス
カラ・ユニット（本発明にいう第１の処理装置に対応し
ており，以下スカラ・ユニット（SU）ということがあ
る）,2はベクトル・ユニット（本発明にいう第２の処理
装置に対応しており，以下ベクトル・ユニット（VU）と
いうことがある）,3はチャネル処理装置（CHP）,4は記
憶装置（MSU）,5は記憶アクセス制御装置（MCU）,6はア
ドレス修飾機構を構成する拡張制御レジスタ０（ECR
0）,7はアドレス修飾機構を構成するアドレス・モジュ
レーション・レジスタ（AMR）,8は本発明においてもう
けられるベースアドレス・ガードレジスタ（BAGR）を表
わしている。また記憶装置４内の領域は，第１図図示左
上に示す如く，（ｉ）ハードウェア・システム・エリア
（HSA）領域9,（ii）VUドメイン（VM1）10,（iii）SUド
メイン（VM2）11,（iv）ハイパーバイザー（HPV）ドメ
イン12に区分されて使用されるようにされる。
カラ・ユニット（本発明にいう第１の処理装置に対応し
ており，以下スカラ・ユニット（SU）ということがあ
る）,2はベクトル・ユニット（本発明にいう第２の処理
装置に対応しており，以下ベクトル・ユニット（VU）と
いうことがある）,3はチャネル処理装置（CHP）,4は記
憶装置（MSU）,5は記憶アクセス制御装置（MCU）,6はア
ドレス修飾機構を構成する拡張制御レジスタ０（ECR
0）,7はアドレス修飾機構を構成するアドレス・モジュ
レーション・レジスタ（AMR）,8は本発明においてもう
けられるベースアドレス・ガードレジスタ（BAGR）を表
わしている。また記憶装置４内の領域は，第１図図示左
上に示す如く，（ｉ）ハードウェア・システム・エリア
（HSA）領域9,（ii）VUドメイン（VM1）10,（iii）SUド
メイン（VM2）11,（iv）ハイパーバイザー（HPV）ドメ
イン12に区分されて使用されるようにされる。
上記ハードウェア・システム・エリア（HSA）領域９
は，ハードウェア専用領域であり，チャネル処理装置
（CHP）３で使用するマイクロプログラムや入出力オペ
レーションのための制御情報が格納されていて，必要に
応じてチャネル処理装置（CHP）３がアクセスするが，
通常のメモリアクセスとは区別される。よって，ハード
ウェア・システム・エリア（HSA）領域９に対してはス
カラ・ユニット（SU）によるSUアクセスやベクトル・ユ
ニット（VU）によるVUアクセスは禁止されなければなら
ない。VUドメイン（VM1）10及びSUドメイン（VM2）11か
らのSUアクセスは，拡張制御レジスタ０（ECR0）６によ
り禁止される。ハイパーバイザ（HPV）ドメイン12から
のSUアクセスは，禁止できないのでハードウェア・シス
テム・エリア（HSA）領域９を認識して，自己管理によ
り禁止を行う。VUアクセスはVUドメイン（VM1）のオペ
レーティング・システム（OS）による後述するアドレス
変換機構（TR）22の設定で禁止される。VUドメイン（VM
1）10は，ベクトル・ユニット（VU）２を使用するドメ
インであり，スカラ・ユニット（SU）１やチャネル処理
装置（CHP）３も必要に応じてアクセス可能である。SU
ドメイン（VM2）11は，スカラ・ユニット（SU）１を使
用するドメインであり，ベクトル・ユニット（VU）２に
よるアクセスは禁止されるも，チャネル処理装置（CH
P）３は必要に応じてアクセスすることができる。また
ハイパーバイザ（HPV）ドメイン12は，複数のオペレー
ティング・システム（OS）を乗せるための制御プログラ
ム用にもうけられた領域であり，スカラ・ユニット（S
U）１とチャネル処理装置（CHP）３とのみによってアク
セスされ得る領域である。
は，ハードウェア専用領域であり，チャネル処理装置
（CHP）３で使用するマイクロプログラムや入出力オペ
レーションのための制御情報が格納されていて，必要に
応じてチャネル処理装置（CHP）３がアクセスするが，
通常のメモリアクセスとは区別される。よって，ハード
ウェア・システム・エリア（HSA）領域９に対してはス
カラ・ユニット（SU）によるSUアクセスやベクトル・ユ
ニット（VU）によるVUアクセスは禁止されなければなら
ない。VUドメイン（VM1）10及びSUドメイン（VM2）11か
らのSUアクセスは，拡張制御レジスタ０（ECR0）６によ
り禁止される。ハイパーバイザ（HPV）ドメイン12から
のSUアクセスは，禁止できないのでハードウェア・シス
テム・エリア（HSA）領域９を認識して，自己管理によ
り禁止を行う。VUアクセスはVUドメイン（VM1）のオペ
レーティング・システム（OS）による後述するアドレス
変換機構（TR）22の設定で禁止される。VUドメイン（VM
1）10は，ベクトル・ユニット（VU）２を使用するドメ
インであり，スカラ・ユニット（SU）１やチャネル処理
装置（CHP）３も必要に応じてアクセス可能である。SU
ドメイン（VM2）11は，スカラ・ユニット（SU）１を使
用するドメインであり，ベクトル・ユニット（VU）２に
よるアクセスは禁止されるも，チャネル処理装置（CH
P）３は必要に応じてアクセスすることができる。また
ハイパーバイザ（HPV）ドメイン12は，複数のオペレー
ティング・システム（OS）を乗せるための制御プログラ
ム用にもうけられた領域であり，スカラ・ユニット（S
U）１とチャネル処理装置（CHP）３とのみによってアク
セスされ得る領域である。
ベクトル・ユニット（VU）２によってアクセス可能な領
域は，システム絶対アドレス（記憶装置４上でのアドレ
ス）において，最高位アドレス（第１図左上図示Max）
から，上記ベースアドレス・ガードレジスタ（BAGR）８
の内容によって指示されるアドレス（第１図左上図示BA
GR）までの間の領域に選ばれている（選ぶようにしてい
る）。
域は，システム絶対アドレス（記憶装置４上でのアドレ
ス）において，最高位アドレス（第１図左上図示Max）
から，上記ベースアドレス・ガードレジスタ（BAGR）８
の内容によって指示されるアドレス（第１図左上図示BA
GR）までの間の領域に選ばれている（選ぶようにしてい
る）。
VUドメイン（VU1）10において，スカラ・ユニット（S
U）１がアクセスするに当っては，スカラ・ユニット（S
U）１内の拡張制御レジスタ（ECR0）６に所定の地をセ
ットした上で，当該アクセスが行われる。また図示のSU
ドメイン（VM2）11において，スカラ・ユニット（SU）
１がアクセスするに当っては、同じ拡張制御レジスタ
（ECR0）６に他の所定の値をセットした上で，当該アク
セスが行われる。
U）１がアクセスするに当っては，スカラ・ユニット（S
U）１内の拡張制御レジスタ（ECR0）６に所定の地をセ
ットした上で，当該アクセスが行われる。また図示のSU
ドメイン（VM2）11において，スカラ・ユニット（SU）
１がアクセスするに当っては、同じ拡張制御レジスタ
（ECR0）６に他の所定の値をセットした上で，当該アク
セスが行われる。
ハイパーバイザー（HPV）ドメイン12において，スカラ
・ユニット（SU）１がアクセスするに当たっては，拡張
制御レジスタ（ECR0）６によるアドレス修飾は行わずシ
ステム実アドレスとシステム絶対アドレスが適用される
ため,HSA領域を除く全メモリ領域に対して当該アクセス
が行われる。システム実アドレスはシステム・ベース・
レジスタ（SBR）により，システム絶対アドレスにプレ
フイックス変換されるが，ユニ・プロセッサにおいて
は，システム実アドレスとシステム絶対アドレスは等し
くなる。
・ユニット（SU）１がアクセスするに当たっては，拡張
制御レジスタ（ECR0）６によるアドレス修飾は行わずシ
ステム実アドレスとシステム絶対アドレスが適用される
ため,HSA領域を除く全メモリ領域に対して当該アクセス
が行われる。システム実アドレスはシステム・ベース・
レジスタ（SBR）により，システム絶対アドレスにプレ
フイックス変換されるが，ユニ・プロセッサにおいて
は，システム実アドレスとシステム絶対アドレスは等し
くなる。
VUドメイン（VM1）10において，チャネル処理装置（CH
P）３がアクセスするに当っては，図示の記憶アクセス
制御装置（MCU）５内のアドレス・モジュレーション・
レジスタ（AMR）７として例えば同じレジスタ中のレジ
スタAMR1を選んで，そのレジスタAMR1の内容にもとづい
て，当該アクセスが行われる。またSUドメイン（VM2）1
1において，チャネル処理装置（CHP）３がアクセスする
に当っては，図示の上記アドレス・モジュレーション・
レジスタ（AMR）７として例えば同じレジスタ中のレジ
スタAMR2を選んで，そのレジスタAMR2の内容にもとづい
て，当該アクセスが行われる。
P）３がアクセスするに当っては，図示の記憶アクセス
制御装置（MCU）５内のアドレス・モジュレーション・
レジスタ（AMR）７として例えば同じレジスタ中のレジ
スタAMR1を選んで，そのレジスタAMR1の内容にもとづい
て，当該アクセスが行われる。またSUドメイン（VM2）1
1において，チャネル処理装置（CHP）３がアクセスする
に当っては，図示の上記アドレス・モジュレーション・
レジスタ（AMR）７として例えば同じレジスタ中のレジ
スタAMR2を選んで，そのレジスタAMR2の内容にもとづい
て，当該アクセスが行われる。
ハイパーバイザ（HPV）ドメイン12において，チャネル
処理装置（CHP）３がアクセスするに当っては，図示の
上記アドレス・モジューレーション・レジスタ（AMR）
７として例えば同じレジスタ中のレジスタAMR0を選ん
で，ベースアドレスに０の値，リミットアドレスにハー
ドウェア・システム・エリア（HSA）領域９とVUドメイ
ン（VM1）10の境界値をセットした上でHSA領域を除く全
メモリ領域に対して当該アクセスが行われる。
処理装置（CHP）３がアクセスするに当っては，図示の
上記アドレス・モジューレーション・レジスタ（AMR）
７として例えば同じレジスタ中のレジスタAMR0を選ん
で，ベースアドレスに０の値，リミットアドレスにハー
ドウェア・システム・エリア（HSA）領域９とVUドメイ
ン（VM1）10の境界値をセットした上でHSA領域を除く全
メモリ領域に対して当該アクセスが行われる。
なお，第１図図示左上のシステム絶対アドレスに対応し
て示される「SBR」は，システム・ベース・レジスタ
（図示せず）であってハイパーバイザ（HPV）における
プレフィックス・エリア（HPV Prefix）を指定するもの
である。また同じく対応して示される「Prefix」は，プ
レフィックス・レジスタ（図示せず）であってVUドメイ
ン（VM1）10内のCPUプレフィックスやSUドメイン（VM
2）11内のCPUプレフィックスをアクセスするためのもの
であって，実アドレスのハードウェア固定領域が絶対ア
ドレス空間に移された際のハードウェア固定領域の開始
アドレスを指定している。
て示される「SBR」は，システム・ベース・レジスタ
（図示せず）であってハイパーバイザ（HPV）における
プレフィックス・エリア（HPV Prefix）を指定するもの
である。また同じく対応して示される「Prefix」は，プ
レフィックス・レジスタ（図示せず）であってVUドメイ
ン（VM1）10内のCPUプレフィックスやSUドメイン（VM
2）11内のCPUプレフィックスをアクセスするためのもの
であって，実アドレスのハードウェア固定領域が絶対ア
ドレス空間に移された際のハードウェア固定領域の開始
アドレスを指定している。
スカラ・ユニット（SU）１やチャネル処理装置（CHP）
３は，従来から，レジスタ（ECR0）６やレジスタ（AM
R）７を用いて，仮想計算機として運転される際に必要
なアドレス修飾を行う機能をもっている。しかし，ベク
トル・ユニット（VU）２はそのような機能をもっていな
い。本発明において，このような機能を簡単なハードウ
ェアにてもたせ得るようにすべく，ベクトル・ユニット
（VU）２によるアクセス可能領域を，記憶装置４の最高
位アドレスから図示VUドメイン（VM1）10までとし，図
示のベースアドレス・ガードレジスタ（BAGR）８の内容
のみをもって，アクセス可能領域を指定できるようにし
ている。
３は，従来から，レジスタ（ECR0）６やレジスタ（AM
R）７を用いて，仮想計算機として運転される際に必要
なアドレス修飾を行う機能をもっている。しかし，ベク
トル・ユニット（VU）２はそのような機能をもっていな
い。本発明において，このような機能を簡単なハードウ
ェアにてもたせ得るようにすべく，ベクトル・ユニット
（VU）２によるアクセス可能領域を，記憶装置４の最高
位アドレスから図示VUドメイン（VM1）10までとし，図
示のベースアドレス・ガードレジスタ（BAGR）８の内容
のみをもって，アクセス可能領域を指定できるようにし
ている。
このために，ベクトル・ユニット２がアクセスを行うに
当って，論理アドレスを周知のアドレス変換機構（図示
せず）によって変換した結果のシステム絶対アドレスと
上記ベースアドレス・ガードレジスタ（BAGR）８の内容
とを比較するだけで，メモリ・アクセス例外を検知する
ことが可能となる。即ち，仮想計算機として運転するに
当ってメモリ・アクセス例外を検出することが可能とな
り，スカラ・ユニット（SU）１やチャネル処理装置（CH
P）と一緒に運転される全体処理システムを仮想計算機
システムの下で運転することが可能となる。
当って，論理アドレスを周知のアドレス変換機構（図示
せず）によって変換した結果のシステム絶対アドレスと
上記ベースアドレス・ガードレジスタ（BAGR）８の内容
とを比較するだけで，メモリ・アクセス例外を検知する
ことが可能となる。即ち，仮想計算機として運転するに
当ってメモリ・アクセス例外を検出することが可能とな
り，スカラ・ユニット（SU）１やチャネル処理装置（CH
P）と一緒に運転される全体処理システムを仮想計算機
システムの下で運転することが可能となる。
第２図は拡張制御レジスタ０によるアドレス修飾とアク
セス例外との態様を示している。図中の符号６は第１図
に対応し,13はスカラ・ユニット（SU）１が処理に当っ
て発するドメイン絶対アドレス,14は拡張制御レジスタ
０によって指定されるベース・アドレス,15は同じくリ
ミット・アドレス,16は得られたシステム絶対アドレス
を表わしている。
セス例外との態様を示している。図中の符号６は第１図
に対応し,13はスカラ・ユニット（SU）１が処理に当っ
て発するドメイン絶対アドレス,14は拡張制御レジスタ
０によって指定されるベース・アドレス,15は同じくリ
ミット・アドレス,16は得られたシステム絶対アドレス
を表わしている。
スカラ・ユニット（SU）１が，アクセスを行うべくドメ
イン絶対アドレス13を発したとする。このとき，拡張制
御レジスタ０（ECR0）の内容中のベース・アドレス（Ba
se Address）の内容を上位＃０ないし＃15ビット位置に
転記しかつ下位＃16ないし＃31ビット位置にオール零を
詰めたベース・アドレス14と加算され，システム絶対ア
ドレス16が得られる。一方，上記拡張制御レジスタ０
（ECR0）の内容中のリミット・アドレス（Limit Addres
s）の内容を上位＃０ないし＃15ビット位置に転記しか
つ下位＃16ないし＃31ビット位置にオール１を詰めたリ
ミット・アドレス15が用意され，上記得られたシステム
絶対アドレス16と比較される。そして，システム絶対ア
ドレス16の値がリミット・アドレス15の値を超えていれ
ば，メモリ・アクセス例外とされる。
イン絶対アドレス13を発したとする。このとき，拡張制
御レジスタ０（ECR0）の内容中のベース・アドレス（Ba
se Address）の内容を上位＃０ないし＃15ビット位置に
転記しかつ下位＃16ないし＃31ビット位置にオール零を
詰めたベース・アドレス14と加算され，システム絶対ア
ドレス16が得られる。一方，上記拡張制御レジスタ０
（ECR0）の内容中のリミット・アドレス（Limit Addres
s）の内容を上位＃０ないし＃15ビット位置に転記しか
つ下位＃16ないし＃31ビット位置にオール１を詰めたリ
ミット・アドレス15が用意され，上記得られたシステム
絶対アドレス16と比較される。そして，システム絶対ア
ドレス16の値がリミット・アドレス15の値を超えていれ
ば，メモリ・アクセス例外とされる。
第３図はアドレス・モジュレーション・レジスタによる
アドレス修飾とアクセス例外との態様を示している。図
中の符号７−０ないし７−ｎは夫々第１図に対応するア
ドレス・モジュレーション・レジスタ,17はサブチャネ
ルが発するドメイン絶対アドレス,18はドメイン識別子
であってこれによってアドレス・モジュレーション・レ
ジスタAMRの１つが指定されるようにされるもの,180は
アドレス・モジュレーション・レジスタAMRiによって指
定されるベース・アドレス,19は同じくリミット・アド
レス,20は得られたシステム絶対アドレスを表わしてい
る。
アドレス修飾とアクセス例外との態様を示している。図
中の符号７−０ないし７−ｎは夫々第１図に対応するア
ドレス・モジュレーション・レジスタ,17はサブチャネ
ルが発するドメイン絶対アドレス,18はドメイン識別子
であってこれによってアドレス・モジュレーション・レ
ジスタAMRの１つが指定されるようにされるもの,180は
アドレス・モジュレーション・レジスタAMRiによって指
定されるベース・アドレス,19は同じくリミット・アド
レス,20は得られたシステム絶対アドレスを表わしてい
る。
サブチャネルが発したドメイン識別子18に対応して，ア
ドレス・モジュレーション・レジスタ中の例えばレジス
タ（AMRi）７−ｉが指定されたとする。このとき，サブ
チャネルが発したドメイン絶対アドレス17と図示のベー
ス・アドレス180とが加算され，システム絶対アドレス2
0が得られる。そして，当該システム絶対アドレス20の
値がリミット・アドレス19の値と比較される。そしてリ
ミット・アドレス19の値を超えていればアクセス例外と
される。第１図図示のVUドメイン（VM1）10をアクセス
に当っては，第３図図示のレジスタAMRiとしてレジスタ
（AMR1）７−１が選ばれる。
ドレス・モジュレーション・レジスタ中の例えばレジス
タ（AMRi）７−ｉが指定されたとする。このとき，サブ
チャネルが発したドメイン絶対アドレス17と図示のベー
ス・アドレス180とが加算され，システム絶対アドレス2
0が得られる。そして，当該システム絶対アドレス20の
値がリミット・アドレス19の値と比較される。そしてリ
ミット・アドレス19の値を超えていればアクセス例外と
される。第１図図示のVUドメイン（VM1）10をアクセス
に当っては，第３図図示のレジスタAMRiとしてレジスタ
（AMR1）７−１が選ばれる。
第４図はベースアドレス・ガードレジスタによる例外検
出の態様を示している。図示のベースアドレス・ガード
レジスタ８は第１図に対応している。またアドレス・モ
ジュレーション・レジスタ（AMRj）７−ｊは，第３図図
示のアドレス・モジュレーション・レジスタ（AMR）中
の１つに対応している。また21は論理アドレスであって
ベクトル・ユニット（VU）２が処理を行うに当って発す
るもの,22は周知のアドレス変換機構（TR）,23は変換さ
れた結果のシステム絶対アドレス,24は例外検出用比較
部,25は実装容量上限チェック手段であってシステムに
実装される記憶装置容量がシステム構成制御情報の１つ
CF−Capacityとして与えられていてアクセス対象が当該
容量を超えているか否かがチェックされるようにされる
もの,26はオア論理を表わしている。
出の態様を示している。図示のベースアドレス・ガード
レジスタ８は第１図に対応している。またアドレス・モ
ジュレーション・レジスタ（AMRj）７−ｊは，第３図図
示のアドレス・モジュレーション・レジスタ（AMR）中
の１つに対応している。また21は論理アドレスであって
ベクトル・ユニット（VU）２が処理を行うに当って発す
るもの,22は周知のアドレス変換機構（TR）,23は変換さ
れた結果のシステム絶対アドレス,24は例外検出用比較
部,25は実装容量上限チェック手段であってシステムに
実装される記憶装置容量がシステム構成制御情報の１つ
CF−Capacityとして与えられていてアクセス対象が当該
容量を超えているか否かがチェックされるようにされる
もの,26はオア論理を表わしている。
ベクトル命令に対しては，ベクトル・ユニット（VU）２
がアドレス修飾機構をもたないために，ドメイン絶対ア
ドレスをシステム絶対アドレスにアドレス修飾（ベース
・アドレスの加算）することを行わない。ベクトル命令
についてはアドレス変換機構（TR）22は常に有効モード
で運用されている。そして，与えられた論理アドレス21
はアドレス変換機構（TR）22によってシステム絶対アド
レス23に変換される。ベクトル・ロード・トランスレー
ション・レジスタ（Vector Load Translation Registe
r）命令におけるオペランド・データは常にドメイン絶
対アドレスで与えられる。このために上記ベクトル・ロ
ード・トランスレーション・レジスタ命令を実行する際
には,OS側で当該オペランド・データについては，ドメ
イン絶対アドレスからシステム絶対アドレスへ変換する
ための加算を行うようにされる。
がアドレス修飾機構をもたないために，ドメイン絶対ア
ドレスをシステム絶対アドレスにアドレス修飾（ベース
・アドレスの加算）することを行わない。ベクトル命令
についてはアドレス変換機構（TR）22は常に有効モード
で運用されている。そして，与えられた論理アドレス21
はアドレス変換機構（TR）22によってシステム絶対アド
レス23に変換される。ベクトル・ロード・トランスレー
ション・レジスタ（Vector Load Translation Registe
r）命令におけるオペランド・データは常にドメイン絶
対アドレスで与えられる。このために上記ベクトル・ロ
ード・トランスレーション・レジスタ命令を実行する際
には,OS側で当該オペランド・データについては，ドメ
イン絶対アドレスからシステム絶対アドレスへ変換する
ための加算を行うようにされる。
この際，前述したようにハードウェア・システム・エリ
ア（HSA）領域に対しては,OS側でVUアクセスが禁止され
るようにアドレス変換機構（TR）に設定を行う。
ア（HSA）領域に対しては,OS側でVUアクセスが禁止され
るようにアドレス変換機構（TR）に設定を行う。
これら上述の如く変換された各システム絶対アドレス23
は，例外検出用比較部24と実装容量上限チェック手段25
とに導びかれる。
は，例外検出用比較部24と実装容量上限チェック手段25
とに導びかれる。
本発明にいうベースアドレス・ガードレジスタ８中の有
効指示ビットＶを除く＃１ないし＃９ビット位置に，ア
ドレス・モジュレーション・レジスタ（AMRj）７−ｉに
おけるベース・アドレス（Base Address）の上位９ビッ
ト分が転記される。そして，上記例外検出用比較部24に
おいて，絶対アドレス23中の上位９ビット分（A1〜９）
とベースアドレス・ガードレジスタ８の内容とが比較さ
れる。このとき， ｛レジスタ（BAGR）８の内容｝＞（A1〜９）なる条件が
得られたとすると，メモリ・アクセス例外であり，オア
論理26に導びかれる。一方，実装容量上限チェック手段
25において，上限を超えていることが明らかになると，
メモリ・アクセス例外であり，オア論理26に導びかれ
る。
効指示ビットＶを除く＃１ないし＃９ビット位置に，ア
ドレス・モジュレーション・レジスタ（AMRj）７−ｉに
おけるベース・アドレス（Base Address）の上位９ビッ
ト分が転記される。そして，上記例外検出用比較部24に
おいて，絶対アドレス23中の上位９ビット分（A1〜９）
とベースアドレス・ガードレジスタ８の内容とが比較さ
れる。このとき， ｛レジスタ（BAGR）８の内容｝＞（A1〜９）なる条件が
得られたとすると，メモリ・アクセス例外であり，オア
論理26に導びかれる。一方，実装容量上限チェック手段
25において，上限を超えていることが明らかになると，
メモリ・アクセス例外であり，オア論理26に導びかれ
る。
以上説明した如く，本発明によれば，第２の処理装置に
おいて，第１の処理装置の場合と同様な比較的ハードウ
ェア量の大きいアドレス修飾機構を新らたに設けること
なく，比較的ハードウェア量の小さい手段をもうけるだ
けで，仮想計算機として運用する場合に生じるかも知れ
ないメモリ・アクセス例外を検出することが可能とな
る。このために，例えば第１図に示す如きベクトル・プ
ロセッサ全体を仮想計算機装置の下で運転することが可
能となる。
おいて，第１の処理装置の場合と同様な比較的ハードウ
ェア量の大きいアドレス修飾機構を新らたに設けること
なく，比較的ハードウェア量の小さい手段をもうけるだ
けで，仮想計算機として運用する場合に生じるかも知れ
ないメモリ・アクセス例外を検出することが可能とな
る。このために，例えば第１図に示す如きベクトル・プ
ロセッサ全体を仮想計算機装置の下で運転することが可
能となる。
第１図は本発明の原理構成図，第２図は拡張制御レジス
タ０によるアドレス修飾とアクセス例外との態様説明
図，第３図はアドレス・モジュレーション・レジスタに
よるアドレス修飾とアクセス例外との態様説明図，第４
図はベースアドレス・ガードレジスタによる例外検出態
様説明図を示す。 図中,1はスカラ・ユニット（第１の処理装置）,2はベク
トル・ユニット（第２の処理装置）,3はチャネル処理装
置,4は記憶装置,6は拡張制御レジスタ,7はアドレス・モ
ジュレーション・レジスタ,8はベースアドレス・ガード
レジスタを表わす。
タ０によるアドレス修飾とアクセス例外との態様説明
図，第３図はアドレス・モジュレーション・レジスタに
よるアドレス修飾とアクセス例外との態様説明図，第４
図はベースアドレス・ガードレジスタによる例外検出態
様説明図を示す。 図中,1はスカラ・ユニット（第１の処理装置）,2はベク
トル・ユニット（第２の処理装置）,3はチャネル処理装
置,4は記憶装置,6は拡張制御レジスタ,7はアドレス・モ
ジュレーション・レジスタ,8はベースアドレス・ガード
レジスタを表わす。
Claims (1)
- 【請求項１】仮想計算機システムを実現するためのアド
レス修飾機構（６）をもつスカラ・ユニットで構成され
る第１の処理装置（１）と， 仮想計算機システムを実現するためのアドレス修飾機構
（６）をもたないベクトル・ユニットで構成される第２
の処理装置（２）と， 上記第１の処理装置（１）と上記第２の処理装置（２）
との両者からアクセス可能な記憶装置（４）と， を有するベクトル・プロセッサを構成するデータ処理装
置システムにおいて， 上記第２の処理装置（２）に対応して，ベースアドレス
・ガードレジスタ（８）を設けると共に， 上記第２の処理装置（２）がアクセス可能なドメイン
を，上記記憶装置の最高位アドレスから上記ベースアド
レス・ガードレジスタ（８）の内容で与えられるアドレ
スまでの領域に定めておくよう構成してなり， 上記第２の処理装置（２）によって上記記憶装置（４）
をアクセスするに当って，上記ベースアドレス・ガード
レジスタ（８）の内容で与えられるアドレスよりも低い
領域に対するアクセスについて，メモリ・アクセス例外
とするよう構成し， 上記第１の処理装置（１）と上記第２の処理装置（２）
とを含む処理システムにおいて仮想計算機を構成した ことを特徴とするベクトル・プロセッサにおける仮想計
算機装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210415A JPH06105431B2 (ja) | 1987-08-25 | 1987-08-25 | ベクトル・プロセッサにおける仮想計算機装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210415A JPH06105431B2 (ja) | 1987-08-25 | 1987-08-25 | ベクトル・プロセッサにおける仮想計算機装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6454542A JPS6454542A (en) | 1989-03-02 |
| JPH06105431B2 true JPH06105431B2 (ja) | 1994-12-21 |
Family
ID=16588939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62210415A Expired - Fee Related JPH06105431B2 (ja) | 1987-08-25 | 1987-08-25 | ベクトル・プロセッサにおける仮想計算機装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105431B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008515093A (ja) * | 2004-09-30 | 2008-05-08 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167756A (ja) * | 1983-01-31 | 1984-09-21 | Nec Corp | 仮想計算機のデイスパツチ制御方式 |
| JPS6126152A (ja) * | 1984-07-16 | 1986-02-05 | Fujitsu Ltd | アドレスチエツク方式 |
-
1987
- 1987-08-25 JP JP62210415A patent/JPH06105431B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008515093A (ja) * | 2004-09-30 | 2008-05-08 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
| JP4772795B2 (ja) * | 2004-09-30 | 2011-09-14 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6454542A (en) | 1989-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |