JPH06103794B2 - 多層回路を形成する方法 - Google Patents
多層回路を形成する方法Info
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Description
【発明の詳細な説明】 発明の分野 本発明は多層回路、特に誘電体テープ又はシート、及び
厚膜導電性ペーストからなる多層回路に関する。
厚膜導電性ペーストからなる多層回路に関する。
発明の背景 複雑な電気回路は一般に誘電体層を挿入して分離した幾
つかの導電性層で構成される。導電性層は誘電体層を通
過する導電性通路すなわちバイアにより相互に接続され
ている。この多層構造は単層回路設計より著しく小さい
回路サイズを可能にする。
つかの導電性層で構成される。導電性層は誘電体層を通
過する導電性通路すなわちバイアにより相互に接続され
ている。この多層構造は単層回路設計より著しく小さい
回路サイズを可能にする。
多層回路の製造においては導電性層は一般に絶縁体層に
印刷する。導電性ラインは回路サイズを最小にするため
極めて微細である。印刷が正確であり、後に来る層が低
い層と適当な整合がなされることを確実にするため、X-
Y面における大きさを安定化することが組立てに極めて
重要である。大きさの安定なパッケージの創作に失敗す
ると、その結果短絡した回路、誤って整列したバイア、
及び機能しない回路となる。
印刷する。導電性ラインは回路サイズを最小にするため
極めて微細である。印刷が正確であり、後に来る層が低
い層と適当な整合がなされることを確実にするため、X-
Y面における大きさを安定化することが組立てに極めて
重要である。大きさの安定なパッケージの創作に失敗す
ると、その結果短絡した回路、誤って整列したバイア、
及び機能しない回路となる。
寸法の安定した多層回路を作る一つの方法はRellickに
より米国特許第4,806,188号に開示されている。この方
法においては、パターンを有する導電性層を第1A図に示
すように大きさの安定なセラミック基体に適用する。次
いでセラミック層と導電性層は導電体層を合体するため
焼成し、それにより次の層のための適当な表面を作る。
次に誘電体テープを導電体の上に積層し、バイアを作
り、次いで集成体を再焼成する。バイアを充填し、焼成
し、次いで他の導電性層を適用する。この方法を所望の
数の層が累積されるまで反復する。
より米国特許第4,806,188号に開示されている。この方
法においては、パターンを有する導電性層を第1A図に示
すように大きさの安定なセラミック基体に適用する。次
いでセラミック層と導電性層は導電体層を合体するため
焼成し、それにより次の層のための適当な表面を作る。
次に誘電体テープを導電体の上に積層し、バイアを作
り、次いで集成体を再焼成する。バイアを充填し、焼成
し、次いで他の導電性層を適用する。この方法を所望の
数の層が累積されるまで反復する。
焼成は多層回路の製造工程において最も時間のかかる工
程である。更に焼成の反復が印刷した導電性層に対して
金属化が誘電体層に拡散する傾向があること、又は収縮
が不完全な回路構成を引き起こすことより悪い影響を与
える。従って、集成体を焼成すべき時間の数を最小にす
ることが望ましい。Rellickは第1B図に示すようにバイ
アの形成と充填の間の焼成工程を除くことを示唆してい
る。彼は第1C図に示すようにバイアの充填と誘電体テー
プへの誘電性層印刷の間の焼成工程を除くこと、及び第
1D図に示すように両焼成工程を除くことを示唆してい
る。しかしながら、Rellickは導電体の印刷と誘電体テ
ープの導電体への積層の間であるべき第一の焼成工程を
除くことを示唆していない。
程である。更に焼成の反復が印刷した導電性層に対して
金属化が誘電体層に拡散する傾向があること、又は収縮
が不完全な回路構成を引き起こすことより悪い影響を与
える。従って、集成体を焼成すべき時間の数を最小にす
ることが望ましい。Rellickは第1B図に示すようにバイ
アの形成と充填の間の焼成工程を除くことを示唆してい
る。彼は第1C図に示すようにバイアの充填と誘電体テー
プへの誘電性層印刷の間の焼成工程を除くこと、及び第
1D図に示すように両焼成工程を除くことを示唆してい
る。しかしながら、Rellickは導電体の印刷と誘電体テ
ープの導電体への積層の間であるべき第一の焼成工程を
除くことを示唆していない。
Rellick法の第一の焼成工程を除くとセラミック基体と
誘電体テープ層との間の積層が不十分となり、そのため
許容できない多層回路となる。そのような不十分な積層
の一つの原因は導電体の高さである。導電性層をRellic
k法におけるように焼成すると、その高さは約50％減少
する。導電体に積層する誘電体テープはこの低い断面の
焼成した導電性層に対して、高い断面の未焼成の導電性
層に対するよりも容易に適合することができる。従っ
て、誘電体テープを適用する前に焼成しないのはRellic
k法においては接着に悪い影響を与える。
誘電体テープ層との間の積層が不十分となり、そのため
許容できない多層回路となる。そのような不十分な積層
の一つの原因は導電体の高さである。導電性層をRellic
k法におけるように焼成すると、その高さは約50％減少
する。導電体に積層する誘電体テープはこの低い断面の
焼成した導電性層に対して、高い断面の未焼成の導電性
層に対するよりも容易に適合することができる。従っ
て、誘電体テープを適用する前に焼成しないのはRellic
k法においては接着に悪い影響を与える。
一般に、積層工程の間の不十分な接着は積層圧力を増加
することにより救済される。しかしながら、Rellick法
においては単純な圧力増加は不十分な接着の問題を解決
せず、その上部分的に「高圧欠陥（high pressure defe
ct）」を作り出す。この欠陥はでき上った集成体の凹凸
の上に積層した層の導電パターンとバイアパターンの正
確さを減少させる粗なトポグラフィーと認められる。本
発明はこれらの誘電体テープの未焼成導電性層への不十
分な接着、「高圧欠陥」の問題を解決し、及び多層回路
を形成する場合一つ又は複数の焼成工程を除くことを可
能にする。
することにより救済される。しかしながら、Rellick法
においては単純な圧力増加は不十分な接着の問題を解決
せず、その上部分的に「高圧欠陥（high pressure defe
ct）」を作り出す。この欠陥はでき上った集成体の凹凸
の上に積層した層の導電パターンとバイアパターンの正
確さを減少させる粗なトポグラフィーと認められる。本
発明はこれらの誘電体テープの未焼成導電性層への不十
分な接着、「高圧欠陥」の問題を解決し、及び多層回路
を形成する場合一つ又は複数の焼成工程を除くことを可
能にする。
発明の要約 本発明は未焼成誘電体テープを未焼成導電体層に積層で
きそれによって厚膜導電性層を利用する多層回路をこれ
までに入手できる方法よりも効率的に製作する方法を提
供するものである。さらに、本発明によれば多重焼成工
程を用いてすぐれた多層回路が得られる。本発明の製品
は寸法安定性がすぐれしかも積層された導電性面と誘電
体面との接着性が極めてすぐれている。
きそれによって厚膜導電性層を利用する多層回路をこれ
までに入手できる方法よりも効率的に製作する方法を提
供するものである。さらに、本発明によれば多重焼成工
程を用いてすぐれた多層回路が得られる。本発明の製品
は寸法安定性がすぐれしかも積層された導電性面と誘電
体面との接着性が極めてすぐれている。
第１の態様では、本発明は （ａ）非導電性層に、パターンを有する導電性層を、該
非導電性層にバイアが形成されている場合にはそれと整
合させて適用する工程、 （ｂ）誘電体層を前記導電性層と前記非導電性層の露出
部分に真空下に積層する工程、ここで前記非導電性層と
誘電体層の少なくとも１つは場合によりその中にバイア
パターンが形成された未焼成誘電体テープであって、こ
のテープはパターンを有する導電性層と整合しているも
のである、 （ｃ）工程（ｂ）の未焼成誘電体テープにバイアパター
ンが存在しない場合には、パターンを有する導電性層と
整合して未焼成誘電体テープの層を通るバイアを選択さ
れた位置に形成する工程、 （ｄ）工程（ｃ）の集成体を焼成する工程、 （ｅ）前記誘電体テープのバイアに導電性金属化物を充
填する工程、 （ｆ）工程（ｅ）の集成体を焼成する工程、 （ｇ）パターンを有する導電性層をその中のバイアと整
合して前記誘電体テープに適用する工程、および （ｈ）工程（ｇ）の集成体を焼成する工程 から順次なる多層回路を形成する方法に関する。
非導電性層にバイアが形成されている場合にはそれと整
合させて適用する工程、 （ｂ）誘電体層を前記導電性層と前記非導電性層の露出
部分に真空下に積層する工程、ここで前記非導電性層と
誘電体層の少なくとも１つは場合によりその中にバイア
パターンが形成された未焼成誘電体テープであって、こ
のテープはパターンを有する導電性層と整合しているも
のである、 （ｃ）工程（ｂ）の未焼成誘電体テープにバイアパター
ンが存在しない場合には、パターンを有する導電性層と
整合して未焼成誘電体テープの層を通るバイアを選択さ
れた位置に形成する工程、 （ｄ）工程（ｃ）の集成体を焼成する工程、 （ｅ）前記誘電体テープのバイアに導電性金属化物を充
填する工程、 （ｆ）工程（ｅ）の集成体を焼成する工程、 （ｇ）パターンを有する導電性層をその中のバイアと整
合して前記誘電体テープに適用する工程、および （ｈ）工程（ｇ）の集成体を焼成する工程 から順次なる多層回路を形成する方法に関する。
第２の態様では、本発明は （ａ）電気絶縁性基体にパターンを有する導電性層を適
用する工程、 （ｂ）工程（ａ）の集成体を焼成する工程、 （ｃ）前記導電性層と前記基体の露出部分に、場合によ
りその中にバイアパターンが形成されそして前記のパタ
ーンを有する導電性層と整合する未焼成誘電体テープの
層を積層する工程、 （ｄ）工程（ｃ）の未焼成誘電体テープにバイアパター
ンが存在しない場合には、工程（ｂ）のパターンを有す
る導電性層と整合して未焼成誘電体テープの層を通るバ
イアを選択された位置に形成する工程、 （ｅ）工程（ｄ）の集成体を焼成する工程、 （ｆ）前記誘電体テープ中のバイアに導電性金属化物を
充填する工程、 （ｇ）工程（ｆ）の集成体を焼成する工程、 （ｈ）パターンを有する導電性層を誘電体テープ層にそ
の中のバイアと整合して適用する工程、 （ｉ）工程（ｈ）の集成体を焼成する工程、 （ｂ）多層回路が導電性パターンを有する２層以上を必
要とする場合、所望の数の回路層が得られるまで工程
（ｃ）ないし（ｉ）を順次繰り返す工程 より順次なる多層回路を形成する方法に関する。
用する工程、 （ｂ）工程（ａ）の集成体を焼成する工程、 （ｃ）前記導電性層と前記基体の露出部分に、場合によ
りその中にバイアパターンが形成されそして前記のパタ
ーンを有する導電性層と整合する未焼成誘電体テープの
層を積層する工程、 （ｄ）工程（ｃ）の未焼成誘電体テープにバイアパター
ンが存在しない場合には、工程（ｂ）のパターンを有す
る導電性層と整合して未焼成誘電体テープの層を通るバ
イアを選択された位置に形成する工程、 （ｅ）工程（ｄ）の集成体を焼成する工程、 （ｆ）前記誘電体テープ中のバイアに導電性金属化物を
充填する工程、 （ｇ）工程（ｆ）の集成体を焼成する工程、 （ｈ）パターンを有する導電性層を誘電体テープ層にそ
の中のバイアと整合して適用する工程、 （ｉ）工程（ｈ）の集成体を焼成する工程、 （ｂ）多層回路が導電性パターンを有する２層以上を必
要とする場合、所望の数の回路層が得られるまで工程
（ｃ）ないし（ｉ）を順次繰り返す工程 より順次なる多層回路を形成する方法に関する。
さらに、本発明は追加の導電性層と誘電体層が加えられ
そして種々の焼成工程が省略された上記方法に関する。
そして種々の焼成工程が省略された上記方法に関する。
発明の詳述 本発明者の研究により、未焼成導電性層上の未焼成テー
プの積層によって生じた“高圧欠陥”がセラミック基体
および誘電体テープおよびテープ自体の間に閉じ込めら
れた空気によることが分った。非常に高い圧力下では、
空気は逃げることもできないので“高圧欠陥”の原因と
なる最終製品に気泡を生じる。これらの気泡を除去する
ために、本発明者の発明方法は未焼成誘電体テープを真
空下に積層することを包含している。これはRellick
法、すなわち層集成体（共焼成製品）の端部における単
一の焼成工程およびより広い範囲の適切な積層条件、例
えば高圧を用いる多層回路の製造における最初の焼成工
程の省略を可能にしている。驚くべきことに、最初の工
程を省略し、導電性層および誘電体テープ層を共焼成す
ると、製品は導電性層の焼成および誘電体テープ層の焼
成を別々に行なって製造した製品よりなめらかな表面ト
ポグラフィーを有している。また高圧、真空下の焼成ま
たは未焼成の導電性層の上の未焼成の誘電体テープの積
層が低下し、そしてある場合には望ましくないエッヂお
よびバイアリップを除去することは予想外のことであっ
た。
プの積層によって生じた“高圧欠陥”がセラミック基体
および誘電体テープおよびテープ自体の間に閉じ込めら
れた空気によることが分った。非常に高い圧力下では、
空気は逃げることもできないので“高圧欠陥”の原因と
なる最終製品に気泡を生じる。これらの気泡を除去する
ために、本発明者の発明方法は未焼成誘電体テープを真
空下に積層することを包含している。これはRellick
法、すなわち層集成体（共焼成製品）の端部における単
一の焼成工程およびより広い範囲の適切な積層条件、例
えば高圧を用いる多層回路の製造における最初の焼成工
程の省略を可能にしている。驚くべきことに、最初の工
程を省略し、導電性層および誘電体テープ層を共焼成す
ると、製品は導電性層の焼成および誘電体テープ層の焼
成を別々に行なって製造した製品よりなめらかな表面ト
ポグラフィーを有している。また高圧、真空下の焼成ま
たは未焼成の導電性層の上の未焼成の誘電体テープの積
層が低下し、そしてある場合には望ましくないエッヂお
よびバイアリップを除去することは予想外のことであっ
た。
一般に多層回路は寸法安定法を有する非電導性基体、１
つまたは１つ以上の導電性層および導電性層のそれぞれ
を分離する誘電体テープ層から構成されている。導電性
金属化物を充填したバイアが誘電体テープ中に設けられ
導電性層間の電気的接続を形成する。
つまたは１つ以上の導電性層および導電性層のそれぞれ
を分離する誘電体テープ層から構成されている。導電性
金属化物を充填したバイアが誘電体テープ中に設けられ
導電性層間の電気的接続を形成する。
多層回路をつくるのに有用な基体は、約850〜950℃の典
型的な高められた焼成温度およびほぼ6000psiまで高め
られた積層圧において安定性を保つ任意の寸法安定性物
質である。一般に使用される基体は、電気的に絶縁性の
セラミック物質、例えばアルミナ、焼成した誘電体テー
プおよびセラミックおよび誘電体テープの焼成した積層
物である。
型的な高められた焼成温度およびほぼ6000psiまで高め
られた積層圧において安定性を保つ任意の寸法安定性物
質である。一般に使用される基体は、電気的に絶縁性の
セラミック物質、例えばアルミナ、焼成した誘電体テー
プおよびセラミックおよび誘電体テープの焼成した積層
物である。
導電性層は、一般に最初の層の場合には基体上に、また
は次にくる層の場合には誘電体テープ上にスクリーン印
刷される。あるいはまた、導電性層は未焼成の誘電体テ
ープにスクリーン印刷され、ついで導電性層が二つの絶
縁層の間に存在するように基体または露出した誘電体テ
ープに積層される。導電性層は、一般に厚膜ペースト状
であり、特定の層に適した回路パターンが印刷される。
は次にくる層の場合には誘電体テープ上にスクリーン印
刷される。あるいはまた、導電性層は未焼成の誘電体テ
ープにスクリーン印刷され、ついで導電性層が二つの絶
縁層の間に存在するように基体または露出した誘電体テ
ープに積層される。導電性層は、一般に厚膜ペースト状
であり、特定の層に適した回路パターンが印刷される。
スクリーン印刷の代わりに、また導電性層は厚膜ライタ
ーによってすることができる。また上述した技術は薄膜
にも有用である。
ーによってすることができる。また上述した技術は薄膜
にも有用である。
未焼成の誘電体テープ層は、積層工程の間、真空を用い
る以外は伝統的な積層技術を用いて導電性層および／ま
たは露出した誘電体表面に積層され、最終積層物中に閉
じ込められている空気を除去する。積層の好ましい条件
は、45〜65℃の温度、500〜4000psiの圧力および水銀の
15〜24インチの真空である。
る以外は伝統的な積層技術を用いて導電性層および／ま
たは露出した誘電体表面に積層され、最終積層物中に閉
じ込められている空気を除去する。積層の好ましい条件
は、45〜65℃の温度、500〜4000psiの圧力および水銀の
15〜24インチの真空である。
誘電体層中のバイアは、テープが所定の場所に積層され
る前または積層工程が完了した後のいずれかに形成され
る。バイアを予め形成させる場合には、任意の好都合の
方法、例えばパンチ孔あけまたはレーザー孔あけを採用
することができる。
る前または積層工程が完了した後のいずれかに形成され
る。バイアを予め形成させる場合には、任意の好都合の
方法、例えばパンチ孔あけまたはレーザー孔あけを採用
することができる。
バイアを後で形成させる場合には、レーザー孔あけが特
に好ましい。積層後のレーザー孔あけは、より正確な整
合が相対的に可撓性の誘電体テープより硬質の積層表面
上に可能であるので好ましい。バイアに厚膜導電性ペー
ストを直接スクリーン印刷することにより充填して仕上
ったバイアにすることができる。代わりに後にくる導電
性層のスクリーン印刷の間に充填してもよい。
に好ましい。積層後のレーザー孔あけは、より正確な整
合が相対的に可撓性の誘電体テープより硬質の積層表面
上に可能であるので好ましい。バイアに厚膜導電性ペー
ストを直接スクリーン印刷することにより充填して仕上
ったバイアにすることができる。代わりに後にくる導電
性層のスクリーン印刷の間に充填してもよい。
上記の種々の焼成工程の何れの焼成も典型的には約850
℃でほぼ１時間行なわれる。前述の基体、厚膜ペース
ト、誘電体テープ、印刷および積層の方法の全ては当該
分野で良く知られており、多層厚膜回路において容易に
理解されるものである。同様に、本発明の各処理工程
は、真空能力を慣習的な積層装置に与える以外は多層回
路の製造に典型的に使用されている装置で行なうことが
できる。
℃でほぼ１時間行なわれる。前述の基体、厚膜ペース
ト、誘電体テープ、印刷および積層の方法の全ては当該
分野で良く知られており、多層厚膜回路において容易に
理解されるものである。同様に、本発明の各処理工程
は、真空能力を慣習的な積層装置に与える以外は多層回
路の製造に典型的に使用されている装置で行なうことが
できる。
本発明の好ましい方法は次の段階から構成されている： （ａ）寸法安定性を有する電気的に絶縁性基体を用意
し； （ｂ）基体上にパターンを有する導電性層を印刷し； （ｃ）未焼成誘電体テープ層を真空下に乾燥導電性層お
よび基体の露出部分に積層し； （ｄ）工程（ｃ）のパターンを有する導電性層と整合し
て未焼成誘電体テープの層を貫通するバイアを選択され
た位置に形成し； （ｅ）工程（ｄ）のパターンを有する導電性層および工
程（ｃ）の積層誘電体テープを焼成し； （ｆ）前記誘電体テープ層中のバイアに導電性金属化物
を充填し； （ｇ）誘電体テープ層中の充填されたバイアを焼成し； （ｈ）パターンを有する導電性層を誘電体テープ層にそ
の中のバイアと整合して適用し； （ｉ）若しこれが最終の層であるとするとパターンを有
する導電性層を焼成するか、または； （ｊ）多層回路が導電性パターンを有する２層以上を必
要とする場合、工程（ｃ）ないし（ｉ）を順次繰り返
す。
し； （ｂ）基体上にパターンを有する導電性層を印刷し； （ｃ）未焼成誘電体テープ層を真空下に乾燥導電性層お
よび基体の露出部分に積層し； （ｄ）工程（ｃ）のパターンを有する導電性層と整合し
て未焼成誘電体テープの層を貫通するバイアを選択され
た位置に形成し； （ｅ）工程（ｄ）のパターンを有する導電性層および工
程（ｃ）の積層誘電体テープを焼成し； （ｆ）前記誘電体テープ層中のバイアに導電性金属化物
を充填し； （ｇ）誘電体テープ層中の充填されたバイアを焼成し； （ｈ）パターンを有する導電性層を誘電体テープ層にそ
の中のバイアと整合して適用し； （ｉ）若しこれが最終の層であるとするとパターンを有
する導電性層を焼成するか、または； （ｊ）多層回路が導電性パターンを有する２層以上を必
要とする場合、工程（ｃ）ないし（ｉ）を順次繰り返
す。
各工程の順序は図2Aの流れ図に示されている。導電体の
印刷と導電性層に未焼成誘電体テープの積層との間の焼
成段階を省略する鍵は、積層工程の間に集成体に真空を
適用することである。真空を用いることにより、誘電体
テープ中に閉じ込められた空気の排出を可能にする。
印刷と導電性層に未焼成誘電体テープの積層との間の焼
成段階を省略する鍵は、積層工程の間に集成体に真空を
適用することである。真空を用いることにより、誘電体
テープ中に閉じ込められた空気の排出を可能にする。
従って、高圧を空気を閉じ込めることなく、閉じ込めら
れた空気による不完全な積層の危険を冒すこともなく適
用することができる。積層工程中の高圧縮下でこの空気
は圧力の放出の際に誘電体層に欠陥を生じさせる傾向が
ある。また、各導電性層を焼成するにはほぼ１時間も要
するので焼成工程の省略は、重要な工程の改良である。
れた空気による不完全な積層の危険を冒すこともなく適
用することができる。積層工程中の高圧縮下でこの空気
は圧力の放出の際に誘電体層に欠陥を生じさせる傾向が
ある。また、各導電性層を焼成するにはほぼ１時間も要
するので焼成工程の省略は、重要な工程の改良である。
多層回路の場合、これにより二層ボードで最低１時間、
４層ボードを製造するのに通常３時間短縮する。また焼
成回数の減少は先の層への損傷を最小化する。
４層ボードを製造するのに通常３時間短縮する。また焼
成回数の減少は先の層への損傷を最小化する。
この基本的方法には多くの変法がある。テープを上述の
ような導電性層に適用した後、バイアは選択された位置
へのレーザー孔あけにより誘電体テープ層に形成され
る。また、孔は図2Bに示すようにテープを導電性層に置
く前に機械またはレーザーでテープ層に孔あけをするこ
ともできる。さらに、この方法は厚膜導電性層で多層回
路をつくるのに使用され、誘電体層は図2Cおよび2Dのよ
うに基体の両側面またはより伝統的な単一側面構造に適
用される。また前記のバイア形成およびバイアへの充填
後の焼成はRellick法で初めに示したようにいくつかの
例で省略することができる。
ような導電性層に適用した後、バイアは選択された位置
へのレーザー孔あけにより誘電体テープ層に形成され
る。また、孔は図2Bに示すようにテープを導電性層に置
く前に機械またはレーザーでテープ層に孔あけをするこ
ともできる。さらに、この方法は厚膜導電性層で多層回
路をつくるのに使用され、誘電体層は図2Cおよび2Dのよ
うに基体の両側面またはより伝統的な単一側面構造に適
用される。また前記のバイア形成およびバイアへの充填
後の焼成はRellick法で初めに示したようにいくつかの
例で省略することができる。
また積層工程の間、真空を適用することは図2Eのように
個々の層ごとに焼成する時に有利である。真空の使用は
閉じ込められた空気の問題が解決するので積層の間中高
圧に保つことができる。エッジおよびバイアリップ（不
完全な積層による）は、高い圧力を用いることにより最
小化する。またいくつかの工程では圧力が高くなる程積
層時間はより短かくすることができる。
個々の層ごとに焼成する時に有利である。真空の使用は
閉じ込められた空気の問題が解決するので積層の間中高
圧に保つことができる。エッジおよびバイアリップ（不
完全な積層による）は、高い圧力を用いることにより最
小化する。またいくつかの工程では圧力が高くなる程積
層時間はより短かくすることができる。
第３図は第2A図に示したフローチャートの概略図であ
る。堅いアルミナ基体10にパターンを有する導電性厚膜
ペースト12をスクリーン印刷する。未焼成誘導体テープ
14を導電体パターン12の上に積層し、次いで基体10を露
出する。又は、導電性ペーストを未焼成の誘電体及び導
電体パターンの上に所望のパターンにスクリーン印刷
し、次いで基体に積層したテープの表面を露出する。得
られる集成体は一般には58℃、2,000psi、及び20in.Hg
で約１分間積層する。CO2又はYAGレーザービームを10〜
20ワットで適当な位置に当ててバイア18を形成する。こ
の時、パターンを有する導電性層と誘電体テープを850
℃で約１時間焼成することができる。その結果、平滑な
トポグラフィーの十分に合体した集成体となる。平滑な
トポグラフィーは後に続く導電性層を印刷する場合便利
である。平滑さの程度は導電性パターンを印刷すること
ができる正確さに直接影響する。導電体層と誘電体層を
順次焼成するよりも共焼成する方がより平滑なトポグラ
フィーが得られる傾向のあることが認められた。次いで
バイアを導電性ペースト20で満たし、約850℃で約１時
間焼成するか、又はバイアを第一の焼成工程前に満た
し、それによってこの第二の焼成工程の必要性を除くこ
とができる。第二の導電性層22を適用する。簡単な二層
回路の場合、これに続いて最終の焼成を行う。バイア充
填剤は頂部導電体と共に共焼成してもよい。第二の導電
性層の後に一つ又は複数の層が続く場合、積層、焼成、
形成、充填及び焼成の工程を反復する。典型的な三層ハ
イブリドを構成体24として示す。
る。堅いアルミナ基体10にパターンを有する導電性厚膜
ペースト12をスクリーン印刷する。未焼成誘導体テープ
14を導電体パターン12の上に積層し、次いで基体10を露
出する。又は、導電性ペーストを未焼成の誘電体及び導
電体パターンの上に所望のパターンにスクリーン印刷
し、次いで基体に積層したテープの表面を露出する。得
られる集成体は一般には58℃、2,000psi、及び20in.Hg
で約１分間積層する。CO2又はYAGレーザービームを10〜
20ワットで適当な位置に当ててバイア18を形成する。こ
の時、パターンを有する導電性層と誘電体テープを850
℃で約１時間焼成することができる。その結果、平滑な
トポグラフィーの十分に合体した集成体となる。平滑な
トポグラフィーは後に続く導電性層を印刷する場合便利
である。平滑さの程度は導電性パターンを印刷すること
ができる正確さに直接影響する。導電体層と誘電体層を
順次焼成するよりも共焼成する方がより平滑なトポグラ
フィーが得られる傾向のあることが認められた。次いで
バイアを導電性ペースト20で満たし、約850℃で約１時
間焼成するか、又はバイアを第一の焼成工程前に満た
し、それによってこの第二の焼成工程の必要性を除くこ
とができる。第二の導電性層22を適用する。簡単な二層
回路の場合、これに続いて最終の焼成を行う。バイア充
填剤は頂部導電体と共に共焼成してもよい。第二の導電
性層の後に一つ又は複数の層が続く場合、積層、焼成、
形成、充填及び焼成の工程を反復する。典型的な三層ハ
イブリドを構成体24として示す。
第４図は予め形成したバイアを持つ誘電体層を使用する
以外、第３図で詳述したのと同様な方法を示す。積層と
焼成条件は前の実施例と同様である。堅いアルミナ基体
30に第一の導電性層32を印刷する。バイア34が形成され
た第一の誘電体層36を頂部に積層し、次いで共焼成して
十分に合体した集成体38を形成させる。又は、導電性ペ
ーストを未焼成の誘電体上にバイアパターンと整合して
所望のパターンをスクリーン印刷し、次いで導電体パタ
ーンとテープの露出した表面を基体に積層することがで
きる。バイアを導電性ペースト40で充填し、第二の導電
性層42を適用する。所望なら、バイアは導電性層、すな
わち上述のように未焼成テープに適用する場合の第一の
導電性層、又は第二の導電性層のいずれかを適用する間
に充填することもできる。前の実施例と同様に、二層回
路の場合これに続いて最終焼成を行う。より多数の層の
場合、積層、焼成、充填及び焼成工程を所望の数の層が
形成されるまで反復する。通常の三層ハイブリドを構成
体44として示す。
以外、第３図で詳述したのと同様な方法を示す。積層と
焼成条件は前の実施例と同様である。堅いアルミナ基体
30に第一の導電性層32を印刷する。バイア34が形成され
た第一の誘電体層36を頂部に積層し、次いで共焼成して
十分に合体した集成体38を形成させる。又は、導電性ペ
ーストを未焼成の誘電体上にバイアパターンと整合して
所望のパターンをスクリーン印刷し、次いで導電体パタ
ーンとテープの露出した表面を基体に積層することがで
きる。バイアを導電性ペースト40で充填し、第二の導電
性層42を適用する。所望なら、バイアは導電性層、すな
わち上述のように未焼成テープに適用する場合の第一の
導電性層、又は第二の導電性層のいずれかを適用する間
に充填することもできる。前の実施例と同様に、二層回
路の場合これに続いて最終焼成を行う。より多数の層の
場合、積層、焼成、充填及び焼成工程を所望の数の層が
形成されるまで反復する。通常の三層ハイブリドを構成
体44として示す。
ここに図示し記述する本発明の形体について、好ましい
具体化と種々な変更を本発明の精神と範囲から逸脱する
ことなく作ることができる。例えば、焼成工程の任意の
組合せは最終層を焼成することを条件として工程から除
くことができる。従って、すべての層を適用した後、全
多層集成体を単一の焼成工程で共焼成することができ
る。更に、追加の層を積み重ねる順序は同一構造におけ
る他の層の形成に用いた配列と同じにする必要はない。
例えば、三層回路は次の工程の順序、すなわち （ａ）パターンを有する導電性層を寸法安定な電気絶縁
性基体に適用し、 （ｂ）未焼成誘電体テープを前記導電性層と前記基体の
露出部分を積層して集成体を形成し、 （ｃ）前記パターンを有する導電性層と整合して前記未
焼成誘電体テープの層を通る選択された位置にバイアを
形成し、 （ｄ）前記集成体の前記誘電体テープ中のバイアに導電
性金属化物を充填し、 （ｅ）前記導電性層が前記バイアパターンと整合するよ
うに予め形成されたバイアパターンを持つ未焼成の誘電
体テープにパターンを有する導電性層を適用し、 （ｆ）前記導電性パターンと前記未焼成テープの露出部
分を導電性層が集成体のバイアパターンと整合するよう
に前記集成体の未焼成テープに積層し、 （ｇ）前記露出したテープ層の前記バイアを充填し、 （ｈ）パターンを有する導電性層を前記バイアパターン
と整合して前記露出したテープ層に適用し、 （ｉ）工程（ｈ）の集成体を焼成することにより製造す
ることができる。
具体化と種々な変更を本発明の精神と範囲から逸脱する
ことなく作ることができる。例えば、焼成工程の任意の
組合せは最終層を焼成することを条件として工程から除
くことができる。従って、すべての層を適用した後、全
多層集成体を単一の焼成工程で共焼成することができ
る。更に、追加の層を積み重ねる順序は同一構造におけ
る他の層の形成に用いた配列と同じにする必要はない。
例えば、三層回路は次の工程の順序、すなわち （ａ）パターンを有する導電性層を寸法安定な電気絶縁
性基体に適用し、 （ｂ）未焼成誘電体テープを前記導電性層と前記基体の
露出部分を積層して集成体を形成し、 （ｃ）前記パターンを有する導電性層と整合して前記未
焼成誘電体テープの層を通る選択された位置にバイアを
形成し、 （ｄ）前記集成体の前記誘電体テープ中のバイアに導電
性金属化物を充填し、 （ｅ）前記導電性層が前記バイアパターンと整合するよ
うに予め形成されたバイアパターンを持つ未焼成の誘電
体テープにパターンを有する導電性層を適用し、 （ｆ）前記導電性パターンと前記未焼成テープの露出部
分を導電性層が集成体のバイアパターンと整合するよう
に前記集成体の未焼成テープに積層し、 （ｇ）前記露出したテープ層の前記バイアを充填し、 （ｈ）パターンを有する導電性層を前記バイアパターン
と整合して前記露出したテープ層に適用し、 （ｉ）工程（ｈ）の集成体を焼成することにより製造す
ることができる。
第1A図ないし第1D図は米国特許第4,806,188号の方法の
４つの態様を図示する流れ図であり、第2A図ないし第2E
図は本発明の４つの態様を図示する流れ図でありそして
第３図および第４図は本発明の好適な態様によって集成
された多層回路の略図である。 10……アルミナ基体、12……導電性厚膜ペースト、14…
…未焼性誘電体テープ、16……集成体、18……バイア、
20……導電性ペースト、22……第２の導電性層、24……
構成体、30……アルミナ基体、32……第１の導電性層、
34……バイア、36……第１の誘電体層、38……合体され
た集成体、40……導電性ペースト、42……第２の導電性
層、44……構成体。
４つの態様を図示する流れ図であり、第2A図ないし第2E
図は本発明の４つの態様を図示する流れ図でありそして
第３図および第４図は本発明の好適な態様によって集成
された多層回路の略図である。 10……アルミナ基体、12……導電性厚膜ペースト、14…
…未焼性誘電体テープ、16……集成体、18……バイア、
20……導電性ペースト、22……第２の導電性層、24……
構成体、30……アルミナ基体、32……第１の導電性層、
34……バイア、36……第１の誘電体層、38……合体され
た集成体、40……導電性ペースト、42……第２の導電性
層、44……構成体。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−282890（ＪＰ，Ａ) 特開 平１−100997（ＪＰ，Ａ) 特開 昭56−157095（ＪＰ，Ａ) 特開 昭60−175495（ＪＰ，Ａ) 特開 昭60−27191（ＪＰ，Ａ) 特開 昭59−132699（ＪＰ，Ａ)
Claims (14)
- 【請求項１】（ａ）非導電性層に、パターンを有する導
電性層を、該非導電性層にバイアが形成されている場合
にはそれと整合させて適用する工程、 （ｂ）誘電体層を前記導電性層と前記非導電性層の露出
部分に真空下に積層する工程、ここで前記非導電性層と
誘電体層の少なくとも１つは未焼成誘電体テープであ
り、場合によって、該未焼成誘電体テープの中にはパタ
ーンを有する導電性層と整合するバイアパターンが形成
されており、 （ｃ）工程（ｂ）の未焼成誘電体テープにバイアパター
ンが存在しない場合には、未焼成誘電体テープの層を通
して上記のパターンを有する導電性層と整合させてその
選択された位置にバイアを形成する工程、 （ｄ）工程（ｃ）の集成体を焼成する工程、 （ｅ）前記誘電体テープのバイアに導電性金属化物を充
填する工程、 （ｆ）工程（ｅ）の集成体を焼成する工程、 （ｇ）パターンを有する導電性層を、前記誘電体テープ
にその中のバイアと整合させて適用する工程、および （ｈ）工程（ｇ）の集成体を焼成する工程 から順次なる多層回路を形成する方法。 - 【請求項２】パターンを有する導電性層を非導電性層の
両面に適用する請求項１の方法。 - 【請求項３】（ｉ）誘電体テープの層をパターンを有す
る導電性層と誘電体テープ層の露出部分に積層する工
程、および（ｊ）前記工程（ｉ）の集成体を焼成する工
程をさらに含む請求項１の方法。 - 【請求項４】工程（ｆ）と（ｇ）の間に、（ｆ′）所望
の数の回路層が得られるまで工程（ａ）から（ｆ）まで
を順次繰り返す工程をさらに含む請求項１の方法。 - 【請求項５】（ｉ）誘電体テープの層をパターンを有す
る導電性層と誘電体テープ層の露出部分に積層する工
程、および（ｊ）前記工程（ｉ）の集成体を焼成する工
程をさらに含む請求項４の方法。 - 【請求項６】焼成工程（ｄ）および／または（ｆ）が省
略される請求項１または２の方法。 - 【請求項７】焼成工程（ｄ）、（ｆ）および（ｈ）のい
ずれか１つまたはそれ以上が省略される請求項３の方
法。 - 【請求項８】焼成工程（ｄ）および（ｆ）のいずれか１
つまたはそれ以上が工程（ａ）ないし（ｇ）のいずれか
のサイクルから省略される請求項４の方法。 - 【請求項９】焼成工程（ｄ）、（ｆ）および（ｈ）のい
ずれか１つまたはそれ以上が工程（ａ）ないし（ｇ）の
いずれかのサイクルから省略される請求項５の方法。 - 【請求項１０】非導電性層または誘電体層の一方が未焼
成誘電体テープでありそして他方が焼成セラミック、焼
成誘電体テープおよびその組合せよりなる群から選ばれ
る請求項１ないし９のいずれか１項の方法。 - 【請求項１１】（ａ）寸法安定性の電気絶縁性基体にパ
ターンを有する導電性層を適用する工程、 （ｂ）工程（ａ）の集成体を焼成する工程、 （ｃ）前記導電性層と前記電気絶縁性基体の露出部分に
未焼成誘電体テープの層を真空下に積層する工程、ここ
で場合により前記未焼成誘電体テープの中には上記のパ
ターンを有する導電性層と整合するバイアパターンが形
成されており、 （ｄ）工程（ｃ）の未焼成誘電体テープにバイアパター
ンが存在しない場合には、工程（ｂ）のパターンを有す
る導電性層と整合させて未焼成誘電体テープの層を通し
てその選択された位置にバイアを形成する工程、 （ｅ）工程（ｄ）の集成体を焼成する工程、 （ｆ）前記誘電体テープ中のバイアに導電性金属化物を
充填する工程、 （ｇ）工程（ｆ）の集成体を焼成する工程、 （ｈ）前記誘電体テープの層にその中のバイアと整合さ
せてパターンを有する導電性層を適用する工程、 （ｉ）工程（ｈ）の集成体を焼成する工程、および （ｊ）多層回路が導電性パターンを有する２層以上を必
要とする場合、所望の数の回路層が得られるまで工程
（ｃ）ないし（ｉ）を順次繰り返す工程 より順次なる多層回路を形成する方法。 - 【請求項１２】パターンを有する導電性層を電気絶縁性
基体の両面に適用する請求項11の方法。 - 【請求項１３】さらに、（ｋ）誘電体テープの層をパタ
ーンを有する導電性層と誘電体テープ層の露出部分に積
層する工程、および（ｌ）前記工程（ｋ）の集成体を焼
成する工程を含む請求項11の方法。 - 【請求項１４】焼成工程（ｂ）、（ｅ）、（ｇ）および
（ｉ）のいすれか１つまたはそれ以上が工程のいずれか
のサイクルから省略されるが、工程（ｂ）が第１サイク
ル中に包含されそして最後のパターンを有する導電性層
が焼成される請求項11〜13のいずれか１項の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/438,653 US5006182A (en) | 1989-11-17 | 1989-11-17 | Method for fabricating multilayer circuits |
| US438,653 | 1989-11-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03208395A JPH03208395A (ja) | 1991-09-11 |
| JPH06103794B2 true JPH06103794B2 (ja) | 1994-12-14 |
Family
ID=23741479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2308985A Expired - Lifetime JPH06103794B2 (ja) | 1989-11-17 | 1990-11-16 | 多層回路を形成する方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5006182A (ja) |
| EP (1) | EP0428997B1 (ja) |
| JP (1) | JPH06103794B2 (ja) |
| KR (1) | KR930004137B1 (ja) |
| AT (1) | ATE136420T1 (ja) |
| CA (1) | CA2030151A1 (ja) |
| DE (1) | DE69026341T2 (ja) |
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